Xilinx FPGA DDR3设计（三）DDR3 IP核详解及读写测试
judy 在 周二, 06/06/2023 - 15:33 提交
本文我们介绍下Xilinx DDR3 IP核的重要架构、IP核信号管脚定义、读写操作时序
IP核
自定义AXI IP核实验——FPGA Vitis篇
judy 在 周五, 05/26/2023 - 14:37 提交
本实验将为大家介绍如何在Vivado中构建 AXI总线类型的IP核
40G/50G High Speed Ethernet 子系统 v3.2 产品指南
judy 在 周二, 04/25/2023 - 16:00 提交
使用物理编码子层 (PCS) 或独立 PCS 实现 40G 或 50G 以太网媒体访问控制器 (MAC)。
多Aurora IP核的设计开发
francis zhang 在 周四, 04/06/2023 - 09:13 提交
本文重点说明一下同一工程下多Aurora IP核如何配置使用
Xilinx FFT IP使用总结
matt z 在 周五, 03/31/2023 - 09:33 提交
本文将Xilinx FFT IP核的使用方法及注意事项总结如下
Vivado IP核Global 和 out of context per IP两种综合方式区别
matt z 在 周二, 03/28/2023 - 14:15 提交
在用vivado 生成IP核时，有两种综合方式：Global和out of context per IP。
FPGA处理浮点数
judy 在 周四, 10/27/2022 - 16:56 提交
通过阅读IP手册可以知道，该IP支持的很多种浮点数计算，今天主要介绍最简单的加法操作
PCIE项目中AXI4 IP核例化详解
judy 在 周四, 10/27/2022 - 11:33 提交
本工程实现PCIE的8通道速率2.2GBps通信，并验证数据的正确性
DDR3 控制器设计——（1）MIG IP 核的详解与配置
judy 在 周一, 10/17/2022 - 16:11 提交
学会如何根据手册配置 MIG IP 核中的参数。
数字信号处理（四）CIC IP核滤波器详解（一）
judy 在 周一, 09/19/2022 - 09:47 提交
从本文开始，我们详细介绍Xilinx CIC IP核滤波器相关知识，包括CIC IP核提供的特性