PCIe

利用Block Design加速设计

Xilinx越来越多的例程,给出的参考设计是基于Block Design设计方法的

一文读懂PCIe的进化史

PCIe发展至今已经从最初的1.0升级到了6.0,但很多人对于PCIe只知其然而不知其所以然,小编今天就带大家一起来看一看

Xilinx Arch PCIE卡

FPGA开发,虽然说行业应用千奇百怪,但是回归到平台设计这款,对外无非接口,对内无非片内总线

PCIE项目中AXI4 IP核例化详解

本工程实现PCIE的8通道速率2.2GBps通信,并验证数据的正确性

使用 Python 调试 PCIe 问题

本篇博文提供了一个示例,用于演示如何使用 Python 脚本调试赛灵思 PCIe 设计。此处提供的技巧可应用于所有设计,而非仅供 PCIe 专用。

PCIe Tandem PROM 方法

实际使用中,Tandem PROM最为简单,Tandem PCIe由于允许通过PCIe进行重配置,因此在服务器领域最为常用。本文只介绍Tandem PROM方式。

PCIe 中的 UltraScale+ 手动眼扫描需要额外的 DRP 仲裁逻辑

如果要在 UltraScale+ 器件中执行手动眼扫描,重新排列程序会导致 PCIe 重新训练,降至第一代产品的速度,并停留在那里。

Versal Premium 系列:PCIe Gen5

Versal™Premium 系列符合 PCIe® 规范修订版 5.0,并且通过每条通道每秒 32 千兆次传输的速度支持全部链路速率。该视频演示了 Versal Premium ACAP 中面向 PCIe 的两个可用子系统,这在下一代网络和云基础架构中至关重要。

Xilinx PCIe XDMA使用指南

在FPGA需要和处理器打交道时,无论是X86,还是PowerPC,以及一些嵌入式的ARM等,对外的接口常见如下表。

开发者分享 | 使用 lspci 和 setpci 调试 PCIe 问题

lspci 命令和 setpci 命令均为 Linux 发行版中原生可用的命令。这 2 条命令均可提供多级输出,适合在不同时间点用于查看 PCI 总线上训练的不同组件的功能和状态。其中大部分功能均可反映《PCI Express 基本规范》中所需的配置空间寄存器。