Xilinx FPGA资源解析与使用系列——Transceiver（十一）transceiver与用户数据的接口
judy 在 周二, 11/29/2022 - 09:02 提交
本文主要讲transceiver与用户逻辑数据的接口
Transceiver
Xilinx FPGA资源解析与使用系列——Transceiver（十）PRBS、RX Equalizer、CDR
judy 在 周五, 11/25/2022 - 14:53 提交
我们主要关注的是TXDIFFCTRL 摆幅、Pre-Emphasis 预加重、Post-Emphasis 去加重
Xilinx FPGA资源解析与使用系列——Transceiver（九）TX buffer使用和旁路
judy 在 周三, 11/23/2022 - 09:49 提交
在GTX/GTH收发器 TX链路中有两个内部并行时钟作用于PCS：PMA并行时钟(XCLK)和TXUSRCLK时钟域
Xilinx FPGA资源解析与使用系列——Transceiver（八）transceiver管脚位置
judy 在 周五, 11/18/2022 - 09:21 提交
在看手册时，看到最后写到了transceiver的资源信息和位置信息
Xilinx FPGA资源解析与使用系列——Transceiver（七）关键时钟梳理之TXUSRCLK、TXUSRCLK2、RXUSRCLK、RXUSRCLK2
judy 在 周三, 11/16/2022 - 09:11 提交
前面我们理解了TXOUTCLK和RXOUTCLK的源头
Xilinx FPGA资源解析与使用系列——Transceiver（六）关键时钟梳理之TXOUTCLK和RXOUTCLK
judy 在 周一, 11/14/2022 - 15:50 提交
本文缕缕时钟到底是哪来的，以及要起什么作用
Xilinx FPGA资源解析与使用系列——Transceiver（五）复位理解RXlane
judy 在 周四, 11/10/2022 - 09:19 提交
同TX链路一样，RX的复位模式也是包含两种操作，这部分设置都一样
Xilinx FPGA资源解析与使用系列——Transceiver（三）复位理解TXlane
judy 在 周四, 11/03/2022 - 09:22 提交
本文将结合ip example工程来理解transceiver的复位，通过学习记录，力求将其复位过程理解通透
Xilinx FPGA资源解析与使用系列——Transceiver（二）环回模式
judy 在 周一, 10/31/2022 - 09:29 提交
Transceiver的环回功能对于调试和定位问题非常重要。环回有四种模式
Xilinx FPGA资源解析与使用系列——Transceiver（一）参考时钟解析
judy 在 周五, 10/28/2022 - 10:02 提交
从IP核的时钟配置来学习transceiver的参考时钟架构细节