UltraScale

UltraScale是赛灵思(Xilinx)公司推出的FPGA(现场可编程门阵列)产品系列,是赛灵思公司在FPGA领域的一项重要技术创新。UltraScale系列采用了先进的制程技术和架构设计,旨在提供更高的性能、更大的逻辑容量、更低的功耗和更高的集成度,以满足不同领域的高性能计算和加速应用需求。

UltraScale FPGA 可编程逻辑块(CLB)

本文为作者对AMD UltraScale FPGA可编程逻辑块的资源和设计方法的学习笔记

UltraScale 设备中 1.25G/2.5G PON 应用的突发时钟数据恢复

本文描述了符合 ITU-T G.987 和 ITU-T G.989 标准的分数突发时钟数据恢复 (BCDR) 电路的实现

UltraScale 开发板与套件 - 使用 System Controller 手动调整 VADJ

VADJ 引脚是 VITA 57.1 FMC 标准的一部分,承载着从载卡到 I/O 夹层模块的可调节电压等级的电源

基于AMD FPGA的PCIE DMA逻辑实现

AMD FPGA自带PCIE硬核,实现了PCIE协议,把串行数据转换为并行的用户数据

UltraScale+ Integrated 100G Ethernet Subsystem v3.1: 产品指南

本文档旨在提供高性能、低时延的 100 Gb/s 以太网端口,此端口支持广泛的用户自定义和统计数据收集

UltraScale 架构系统监控器用户指南

AMD首款 ASIC 级架构,不仅支持数百 Gb 级的系统性能,在全线路速度下支持智能处理

如何减少 OSERDES 的 CLK - CLKDIV 与 IDDR 的CLK 及 CLK - CLK_B 之间的歪斜

本文就帮助解决歪斜违规问题提供几个解决方案

OSERDESE3与ODELAYE3原语

UltraScale 架构的器件 包括三种I/O:高性能(HP), 高密度 (HD),和高量程(HR) I/O banks

MMCME4_ADV与PLL4_ADV原语

UltraScale器件中时钟管理模块(CMT)包含mixed-mode clock manager (MMCM) 和phase-locked loops (PLLs)

在UltraScale系列FPGA上实现LVDS 1:7接收视频数据

本文介绍Xilinx® UltraScale FPGA实现LVDS 1:7接收数据解串