Verilog常用可综合IP模块库
judy 在 周三, 04/03/2024 - 09:21 提交
这是verilog/systemverilog 可综合模块的集合。
Verilog
Verilog描述电路的三种方式（结构化、数据流和行为化）
judy 在 周四, 03/14/2024 - 14:36 提交
那么到底该如何描述电路？Verilog提供了3种不同的方式
【FPGA数学运算】verilog无符号数与有符号数，怎么才能不用错？
judy 在 周四, 11/23/2023 - 09:15 提交
今天我们来聊一聊verilog中的“有符号数”和“无符号数”
Vivado：ROM和RAM的verilog代码实现
judy 在 周五, 09/22/2023 - 14:31 提交
本文介绍了如何使用Verilog HDL实现ROM和RAM
解锁Vivado综合技巧，这份HDL XDC属性设置清单让你事半功倍！（二）
judy 在 周四, 09/07/2023 - 17:11 提交
本文将介绍Vivado综合工具支持的常用属性设置，并给出了Verilog示例
解锁Vivado综合技巧，这份HDL XDC属性设置清单让你事半功倍！（一）
judy 在 周三, 09/06/2023 - 09:34 提交
本文将介绍Vivado综合工具支持的常用属性设置
【Verilog我思我用】-generate
judy 在 周五, 07/14/2023 - 09:29 提交
在使用xilinx官方例程《XAPP585》实现CameraLink接口发送或者接收数据时，有个程序还是值得学习的
FPGA 的数字信号处理：Verilog 实现简单的 FIR 滤波器
judy 在 周二, 06/06/2023 - 09:31 提交
该项目介绍了如何使用 Verilog 实现具有预生成系数的简单 FIR 滤波器。
数字计算小技巧——verilog中如何判断一个数是否在某个范围之内
judy 在 周一, 05/29/2023 - 09:34 提交
在数学中，假如要判断一个数x是否在[a,b]内还是一件比较简单的事情
vcs+verdi仿真Verilog代码
judy 在 周一, 05/08/2023 - 14:33 提交
我们以一个简单的加法器为例，来看下如何用vcs+verdi仿真Verilog文件并查看波形