Verilog | FPGA 开发圈

关于verilog中的signed类型

demi 在周三, 11/27/2019 - 17:31 提交

在数字电路中，出于应用的需要，我们可以使用无符号数，即包括0及整数的集合；也可以使用有符号数，即包括0和正负数的集合。在更加复杂的系统中，也许这两种类型的数，我们都会用到。

不会用示波器的Verilog码农不是一个好码农

demi 在周一, 11/25/2019 - 12:33 提交

在FPGA调试过程中，除了逻辑代码本身的质量之外，FPGA板子上PCB走线、接插件质量等因素的影响也非常重要。在刚上板调试不顺利的时候，不妨拿示波器看一下信号的质量，比如时钟信号的质量、差分信号的质量、高速串行信号的质量等等

Verilog实现VGA通信的驱动

demi 在周五, 11/15/2019 - 17:25 提交

VGA全称是Video Graphics Array，即视频图形阵列，是一个使用模拟信号进行视频传输的标准。分辨率高，显示速度快。

FPGA基础设计：Verilog数据类型和表达式

demi 在周三, 11/13/2019 - 15:50 提交

Verilog HDL中数据类型的作用是表示硬件中的数据存储和传输，总体上数据类型可以分为两类，代表不同的赋值方式和硬件结构。

FPGA基础设计：Verilog常数赋值、字符串、标识符

demi 在周五, 11/08/2019 - 10:53 提交

按照Verilog 2005的标准：0-9、a-f、z、x称作数字位（digit）；表示数字正负的’+‘和’-‘视作一元操作符（unary operator）；常说的二进制、八进制、十进制、十六进制称作数字的基（base）；其在Verilog中的表示’b’、‘o’、‘d’、'h’称作基格式（base format）字符；表示常数的bit数称作size。

verilog的时钟分频与时钟使能

demi 在周五, 11/01/2019 - 13:43 提交

时钟使能电路是同步设计的基本电路。在很多设计中，虽然内部不同模块的处理速度不同，但由于这些时钟是同源的，可以将它们转化为单一时钟处理。

SPI总线verilog hdl实现

demi 在周五, 10/18/2019 - 15:51 提交

SPI总线传输只需要4根线就能完成——SCK(Serial Clock)：SCK是串行时钟线，作用是Master向Slave传输时钟信号，控制数据交换的时机和速率；MOSI(Master Out Slave in)：在SPI Master上也被称为Tx-channel，作用是SPI主机给SPI从机发送数据......

Verilog中generate语句的用法

demi 在周二, 10/15/2019 - 16:40 提交

Verilog-2001中新增了语句generate，通过generate循环，可以产生一个对象（比如一个元件或者是一个模块）的多次例化，为可变尺度的设计提供了方便，generate语句一般在循环和条件语句中使用，为此，Verilog-2001增加了四个关键字generate，endgenerate, genvar, localparam。