Vivado Versal 在连接多个 NOC 的情况下出现写/读访问阻塞
judy 在 周四, 06/01/2023 - 15:20 提交
对 Versal 设计使用 Vivado DFX 时出现硬件故障，我怎样才能避免这种情况？
Versal是由赛灵思（Xilinx）推出的一系列可编程器件，属于自适应计算加速平台（ACAP）家族。
Versal作为ACAP架构的一部分，旨在为各种复杂的计算工作负载提供灵活性和高性能，使开发者能够更好地平衡通用计算和专用硬件加速的需求。
Versal
在 Versal VCK190 评估套件上使用器件固件升级 (DFU) 执行 USB 辅助启动模式测试
judy 在 周五, 05/19/2023 - 17:41 提交
本文将演示如何在 Versal AI Core 系列 VCK190 评估套件上从 USB 辅助启动模式启动 Linux
Versal 自适应 SoC让 Combo PON方案高性能、易于使用
judy 在 周四, 05/11/2023 - 13:45 提交
通信服务提供商往往采用无源光网 (PON) 为最终用户带来高速和低成本的光纤接入
Power Design Manager 简介
judy 在 周二, 05/09/2023 - 14:29 提交
了解 Versal 器件功耗估计从 XPE 迁移到 PDM 的简易迁移路径
Versal System Monitor (Sysmon)：过热告警行为
judy 在 周五, 05/05/2023 - 09:34 提交
在 CIPS GUI 中已对 Versal System Monitor 过热 (OT) 告警进行了说明
基于AI引擎的软决策QAM解调器设计
judy 在 周四, 04/27/2023 - 15:18 提交
本文描述了在Versal™ AI Core设备上实现最大对数似然比（LLR）的计算算法。
Versal GTY - 如何在IP集成器中将单工TX/RX核合并到多个Quad
judy 在 周一, 04/24/2023 - 11:16 提交
要为 Versal 的多个Quad创建收发器设置，建议从 Transceiver Bridge IP 开始
Versal NoC 2022.2 - 如何将 NoC 约束到多个 site
judy 在 周五, 04/21/2023 - 16:49 提交
通过 IP integrator 选中多个 NoC site 时，不会在整个实现过程中遵循这些约束
Versal BUFDIV_LEAF 用作为从 CLR_B 到 0 的布线穿越时发生功能错误并导致硬件故障
judy 在 周二, 04/18/2023 - 09:10 提交
如果 route_design 多次运行且在硬件中不切换路径
适用于 SSIT 器件的 Versal Fmax 限制
judy 在 周五, 04/14/2023 - 15:34 提交
适用于 SSIT 的 Versal Fmax 取决于时钟拓扑结构扩展范围