Vivado

AXI EPC IP 使用详细说明

Xilinx FPGA 内嵌的 CPU ,可以通过 AXI EPC 在 FPGA 芯片外接多个多种外设芯片

在 Vivado 中使用 HLS 创建的IP

在本实践中,我们将实际实现 HLS 组件作为 FPGA 设计的一部分

Vivado将.v文件作为模块加入Block Design

用Vivado开发ZYNQ时,常用到Block Design。Block Design中不仅仅可以添加IP核

Vivado 综合出现中断、失败、“PID not specified”

在对工程进行综合时,出现综合过程中出现中止或者完全不启动综合,类似下图,明明点击综合启动了几分钟

Vivado从此开始(进阶篇)读书笔记——跨时钟处理

在异步跨时钟域场合,对于控制信号(通常位宽为1bit)常使用双触发器的方式完成跨时钟域操作

数字信号处理(一):Xilinx Vivado DDS IP核设计实例

本文我们通过例化Xilinx公司的DDS IP核来产生混频器本振输入频率,并给出Modelsim仿真测试结果。

FPGA开发技巧备忘录——modelsim独立仿真vivado平台工程

如果只是纯的.v文件仿真那很容易操作,主要是涉及到IP核,那么就必须要对vivado的IP核的库文件进行编译

Vivado的DDS IP核使用以及混频操作

本实验要完成利用vivado中的DDS IP核对两个正弦波进行混频,实现数字下变频或者上变频。

[问答]由于 sigasi 高速缓存耗用大量空间导致 Vivado 挂起

Vivado 中的 sigasi 功能特性使用高速缓存,有时高速缓存大小可能高达数百 MB,导致主目录中存储器减少,从而影响 Vivado 性能。

Vivado设置默认编辑器为Gvim的方法

在设计代码的时候,大部分人都是习惯于使用外部的编辑器进行设计,而不是使用vivado自带的编辑器