技术

在不全面重新安装 Vivado 设计套件的情况下,是否能够(重新安装)安装 Xilinx USB/Digilent 线缆驱动器?

发表于:10/25/2021 , 关键词: 线缆驱动器, Vivado
如果 Xilinx USB/Digilent 线缆驱动器在安装 Vivado 设计套件时还没有安装,或者 Xilinx USB/Digilent 线缆驱动器被禁用,在不全面重新安装 Vivado 的情况下,是否能够重新安装该驱动器?

开源100 Gbps NIC Corundum环境搭建介绍(二)仿真及工程恢复

发表于:10/25/2021 , 关键词: Corundum, VCU118, Alveo-U50
公众号文章《业界第一个真正意义上开源100 Gbps NIC Corundum介绍》和《揭秘:普通电脑换上Xilinx Alveo U50 100G网卡传文件会有多快?》发出后,得到了很多粉丝的关注,大家纷纷留言询问重现开源工程的详细过程。团队李钊同学详细写了一下具体的实现步骤

Vivado仿真器进行混合语言仿真的一些要点

发表于:10/22/2021 , 关键词: Vivado仿真器, 混合语言仿真
Vivado 仿真器支持混合语言项目文件及混合语言仿真。 这有助于您在 VHDL 设计中包含 Verilog 模块,反过来也是一样。 本文主要介绍使用 Vivado 仿真器进行混合语言仿真的一些要点。

Vivado 仿真器 - 了解波形数据库文件 (WDB) 和波配置文件 (WCFG)

发表于:10/21/2021 , 关键词: Vivado仿真器
Vivado 仿真器 中的实时仿真包含以下内容: 波形数据库文件 (WDB),其中包含所有仿真数据。 波形配置文件 (WCFG),其中包含与波配置中的对象相关联的顺序和设置。 这两种类型的文件之间有什么区别?它们之间有什么关系?

如何在批模式下运行 Vivado 仿真器?

发表于:10/20/2021 , 关键词: Vivado, 仿真器
在 Windows 下,我喜欢在批处理模式下运行 Vivado 仿真器。 我创建了仿真批文件 (.bat) ,包含以下命令。当我运行批文件,执行第一条命令后脚本中止。如何正确在批模式下运行 Vivado 仿真器?

借助ROS 2实现软件定义自适应机器人

发表于:10/20/2021 , 关键词: ROS-2, 机器人, KRIA
FPGA 能够自适应生成定制计算架构,以前所未有的灵活性、更短的设计周期、更低的开发成本,助力各类机器人应用。机器人是一种复合系统,它由感知周边环境的传感器、根据感知采取行动的致动器和负责处理数据的计算构成,从而对其应用做出连贯一致的响应。在很大程度上,机器人技术是一种系统集成的艺术,在软件和硬件方面皆是如此。

Xilinx 系列FPGA Select IO简介连载二

发表于:10/19/2021 , 关键词: SelectIO
在SelectIO简介连载一中介绍了其架构,本章会继续介绍如何使用其gearbox功能来实现不同的比率的串并转换功能。7 Series FPGA中LVDS使用了ISERDESE2,SDR Rate可设为2,3,4,5,6,7,8。DDR Rate可设为4,6,8,10,14。

管脚约束问题导致生成bit时报错 如何在不重新Implentation情况下生成bit?

发表于:10/19/2021 , 关键词: 管脚约束, ECO
在FPGA开发中,我们经常遇到因为管脚忘记约束,导致最后生成bit的时候报错。像上面这个图中,由于在约束中忘记指定mdc和mdio的电平,再经过了长时间的综合和实现后,最后的Generate Bitstream报错了。这种情况下,如何才能不重新Implementation的情况下生成bit呢?

如何 在 UltraScale+ 设计中使用 CPLLPD 引脚

发表于:10/19/2021 , 关键词: CPLLPD
在 UltraScale+ 收发器中,CPLL 用于设计时,有一个校准块必须使用,才能确保 CPLL 的功能正确。该模块使用 CPLLPD 引脚,因此不能用于其正常功能。

FPGA跨异步时钟ASYNC_REG和XPM_CDC处理

发表于:10/18/2021 , 关键词: 跨时钟域, FPGA
FPGA中跨异步时钟处理的方法,是面试中经常碰到的问题,也是我们平时工作中经常会碰到的场景,对于单bit的跨异步时钟处理,我们最常用的方法就是打两拍,但这时这两级寄存器最好是放到同一个Slice中,比如下面的代码

开源100 Gbps NIC Corundum环境搭建介绍(一)

发表于:10/18/2021 , 关键词: Alveo-U50, VCU118, Corundum
公众号文章《业界第一个真正意义上开源100 Gbps NIC Corundum介绍》和《揭秘:普通电脑换上Xilinx Alveo U50 100G网卡传文件会有多快?》发出后,得到了很多粉丝的关注,大家纷纷留言询问重现开源工程的详细过程。团队李钊同学详细写了一下具体的实现步骤,具体如下

如何从时序分析中排除跨时钟域路径?

发表于:10/18/2021 , 关键词: 时序约束
如果给 DCM/PLL/MMCM 的输入时钟施加 PERIOD 约束,约束会自动传递给输出时钟。这些时钟被视为相关时钟而跨时钟域路径由时序分析器进行分析,我该如何从时序分析中排除跨时钟域路径呢?

借助于Kria SoM部署边缘人工智能

发表于:10/15/2021 , 关键词: KRIA, 人工智能, K26
生产线已步入了快节奏时代, 但要提高交付速度和客户满意度,势必需要在装运前检测制造或包装缺陷。然而,自动化检测设备需要在不降低生产线速度的情况下进行处理和做出决策。所以,我们需要借助于Xilinx Kria K26系统模块 (SoM)等器件的帮助。接下来让我们将详细地介绍Kria KV260视觉入门套件如何用于制造行业。

如何通过 XDC 使用数据初始化 Block RAM?

发表于:10/15/2021 , 关键词: Vivado约束, XDC
我们如何通过 XDC 使用数据初始化 Block RAM?

开发者分享 | 巧用方法论

发表于:10/14/2021 , 关键词: 方法论, UFDM, 每日头条
“方法论 (Methodology)” 报告是 Vivado 工具中的一项功能,它使用 UltraFast 设计方法论 (UFDM) 以及 Versal ACAP 设计方法论来帮助精简设计进程和提升 QoR。方法论分析是一种特殊形式的设计规则检查,专用于检查是否符合设计方法论,并识别进程中出现的常见错误。