技术

Xilinx VCU低延时方案和使用PS DP Live video接口来实现PS和PL的视频数据交换达到节约PL逻辑资源的目的

发表于:05/07/2021 , 关键词: 视频编码器, VCU解码
部分 ZynqUltraScale+MPSoC的可编程逻辑(PL)中包含最新的视频编码器/解码器。这种新型硬化编解码器能够访问来自PL 或PS的视频和音频流,以提供和/或存取达到软件算法50倍的压缩视频信息,从而节省宝贵的系统存储空间

【工程师分享】强制开放MPSoC的PS-PL接口

发表于:05/06/2021 , 关键词: MPSoC
MPSoC含有PS、PL;在PS和PL之间有大量接口和信号线,比如AXI、时钟、GPIO等。缺省情况下,PS和PL之间有接口和信号线被关闭。加载bit后,软件才会打开PS和PL之间的接口和信号线。比如在文件xfsbl_partition_load.c中,FSBL加载FPGA的bit后会执行下列操作,打开PS和PL之间的接口和信号线

Versal ACAP,APU - 跟踪系统中发生 ATB 停滞可能引发处理器死锁

发表于:04/30/2021 , 关键词: Versal-ACAP
处理器可使用等待事件 (wait for event, WFE) 或等待中断 (wait for interrupt, WFI) 机制来进入低功耗状态。仅当嵌入式跟踪宏单元 (Embedded Trace Macrocell, ETM) 耗尽 AMBA ATB 接口上的所有跟踪字节后,处理器才能进入低功耗状态。

【工程师分享】扩展MPSoC中断

发表于:04/29/2021 , 关键词: MPSoC, 中断处理, 每日头条
MPSoC是带ARM处理器和FPGA(PL)的SoC,包含4核A53及其常用外部模块(PS)。A53(PS)使用Arm GIC-400,属于GICv2架构。如果想了解GIC-400的具体细节,请参考文档APU GIC: CoreLink GIC-400 Generic Interrupt Controller, DDI 0471B, r0p1。

面向 Zynq UltraScale+ MPSoC/RFSoC 的设计咨询 - PS LPDDR4 DRAM 器件需启用 WDQS 控制信号

发表于:04/29/2021 , 关键词: LPDDR4
JEDEC LPDDR4 规范 JESD209-4B 的最新发布版本引入了在每次写操作突发前后都将 DQS_c 驱动至高位并保持一段时间的要求(4.13 写操作和屏蔽写操作 DQS 控制信号(WDQS 控制信号)

【工程师分享】ZCU106在PLDDR实现超低延时编码

发表于:04/27/2021 , 关键词: ZCU106, PLDDR, 编码
Xilinx提供超低延时编解码方案,在ZCU106单板上可以验证。文档MPSoC VCU TRD 2020.2 Low Latency XV20 提供了详细命令。缺省情况下,编码使用的是PS DDR。如果PS DDR已经被其它应用占用,也可以让编码使用的PL DDR。在VCU TRD 2020.2的例子zcu106_llp2_xv20基础上,做如下更改,可以实现使用PL DDR编码。

【工程师分享】ZCU106的超低延时gstreamer编解码命令

发表于:04/25/2021 , 关键词: ZCU106
Xilinx提供超低延时编解码方案,在ZCU106单板上可以验证。文档MPSoC VCU TRD 2020.2 Low Latency NV16 提供了详细命令。下面的命令,能表现得更加稳定。

开源方案|PYNQ框架让端云结合预测性维护部署更便捷

发表于:04/25/2021 , 关键词: PYNQ, Ultra96-V2
在工业现场的设备运维管理,从第一代人工观测,到第二代的定期仪器检测,再到第三代的实时状态检测,直至现在过度到了利用云计算,大数据,人工智能技术主动的预测设备运营状态,根据各传感器信息和设备运行数据提前预测设备的更新和维护。

开发者分享 | AXI 基础第 7 讲 - 使用 AXI4-Lite 将 Vitis HLS 创建的 IP 连接到 PS

发表于:04/23/2021 , 关键词: AXI, AXI4-Lite, Vitis-HLS, 每日头条
在 AXI 基础第 6 讲 - Vitis HLS 中的 AXI4-Lite 简介中,使用 C 语言在 HLS 中创建包含 AXI4-Lite 接口的 IP。在本篇博文中,我们将学习如何导出 IP 以供在 Vivado Design Suite 中使用、如何将其连接到其它 IP 核与处理器以及如何在板上运行工程。

“揭秘” Xilinx FPGA 的 ECO 功能

发表于:04/22/2021 , 关键词: ECO
ECO 指的是 Engineering Change Order ,即工程变更指令。目的是为了在设计的后期,快速灵活地做小范围修改,从而尽可能的保持已经验证的功能和时序。ECO 是从 IC 设计领域继承而来,Vivado上 的 ECO 便相当于 ISE 上的 FPGA Editor。

ZU+MPSOC HDMI设计移植案例分享​

发表于:04/19/2021 , 关键词: ZCU106, HDMI设计
ZU+MPSOC器件在汽车电子、工业控制、机器视觉、智能安防、智慧城市等行业中已经有着广泛的应用,三年前在做一个ZCU106开发板的TRD(Target Reference Design)向用户自研板卡移植HDMI设计时,遇到了一些问题,我翻出之前的笔记整理成文,与大家分享。

开发者分享 | Vitis-AI 1.3/TensorFlow2 环境下使用自定义 CNN 模型进行 Mnist 分类

发表于:04/15/2021 , 关键词: Vitis-AI, CNN
本示例工程中我们会在 TensorFlow2 下使用 Keras API 创建一个自定义 CNN 网络,在 Vitis-AI 1.3 环境下编译成 Xilinx DPU 上运行的模型文件,并在 Xilinx zynqMP 上部署运行。该示例工程应在 Vitis-AI1.3 Docker,vitis-ai-tensorflow2conda 环境中运行。

跨越空间的在线协奏是如何实现的?

发表于:04/14/2021 , 关键词: 视频流, Skreens, FPGA加速
本期案例将介绍 BroadBand 与 Skreens 的合作,双方基于赛灵思提供的实时计算平台打造了超低时延视频流解决方案。该方案齐聚世界各地的艺术家,为直播演出 “ALL TOGETHER NOW” 实时同步高质量音视频,用音乐搭起链接人们心灵的桥梁,成功让全世界的艺术家和观众聚在一起

在PYNQ框架下可视化的验证HLS算法实现 - 小橙书pp4fpgas案例发布

发表于:04/13/2021 , 关键词: PYNQ, pp4fpgas
在前一篇文章中,我们发布了热门HLS小橙书-pp4fpgas的第二次校订。文中提到的习题案例现均已集成到PYNQ框架中,特向大家发布。那么这些案例通过PYNQ框架会带来哪些便利呢?小编给大家做一个简单的类比。

TVM学习(九)codegen中的内存申请

发表于:04/12/2021 , 关键词: TVM, codegen
在BuildRelay函数中,完成了基于IR的硬件无关优化之后,接下来是在新function基础上进行codegen以及schedule的处理。