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逻辑电平之差分互连(6-2)
本篇主要介绍LVDS、CML、LVPECL三种最常用的差分逻辑电平之间的互连。 下面详细介绍第二部分:不同逻辑电平之间的互连。 1、LVPECL的互连 1.1、LVPECL到CML的连接 一般情况下,两种不同直流电平的信号(即输出信号的直流电平与输入需求的直流电平相差比较大),比较提倡使用AC耦合,这样输出的直流电平与输入的直流电平独立。 1.1.1、直流匹配...
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2018-12-10 |
差分互连
,
逻辑电平
嵌入式中通讯协议的设计
作者:许雪松 ,硬件十万个为什么 公司里做项目,嵌入式系统大大小小,到处都是。因为都是一个系统里的,所以都需要通讯,既然通讯就涉及到协议问题。 谈及协议,很多工程师觉得协议的设计相对简单,主要是报文的设计。大多数时候,协议的应用场景简单,没有复杂的交互。这么做的确也是没什么太大的问题。然而,就是这么简单的场景,仍有一些协议会在实际中发生意想不到的问题。归根结蒂,还是没有把握协议涉及的规律。...
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2018-12-07 |
嵌入式
,
通讯协议
逻辑电平之差分互连(6-1)
本篇主要介绍LVDS、CML、LVPECL三种最常用的差分逻辑电平之间的互连。由于篇幅比较长,分为两部分:第一部分是同种逻辑电平之间的互连,第二部分是不同种逻辑电平之间的互连。 下面详细介绍第一部分:同种逻辑电平之间的互连。 输入 CML PECL
2018-12-06 |
逻辑电平
CANOpen 协议简要说明
CANopen是一种架构在控制局域网路(Controller Area Network, CAN)上的高层通讯协定,包括通讯子协定及设备子协定常在嵌入式系统中使用,也是工业控制常用到的一种现场总线。CANopen 实现了OSI模型中的网络层以上(包括网络层)的协定。CANopen 标准包括寻址方案、数个小的通讯子协定及由设备子协定所定义的应用层。 CANopen 支援网络管理、...
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2018-12-05 |
CANOpen
PYNQ上手笔记(1) ——启动Pynq
作者:Mculover666 今天刚刚到手一块PYNQ-Z2,确认过眼神,是我想要的板子,话不多说,开干。 PYNQ项目是一个支持Xilinx Zynq器件的开源软件框架,目的在于借助Python降低Zynq嵌入式系统开发门槛,有丰富的组件: 可编程逻辑的控制 Jupyter Notebook接口 预安装的Python库 网络/USB/UART接口 要使用Pynq,需要Pynq...
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2018-12-05 |
PYNQ
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PYNQ-Z2
PYNQ在ZCU102上的移植
在goggle上搜zcu102 pynq可以找到一些移植方法的信息 0. Prebuilt PYNQ移植ZCU102编译好的固件 1. 生成镜像 git clone $ git clone https://github.com/Xilinx/PYNQ.git $ cd PYNQ $ git checkout v2.3 $ git checkout -b vacajk_dev 检查依赖环境,...
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2018-12-04 |
PYNQ
,
ZCU102
ZYNQ+Vivado2015.2系列(八)ARM+FPGA的优势,PS控制PL产生需要的PWM波(基于AXI总线)
上一节我们观察了AXI总线的信号,了解了基于AXI总线读写的时序,这一节我们继续探索基于AXI总线的设计,来看一看ZYNQ系列开发板的独特优势,PS可以控制PL产生定制化的行为,而不需要去动硬件代码。 这次实验是产生频率和占空比可调的PWM(Pulse Width Modulation)信号,调用8次,产生8路PWM波,并用这些信号去控制8路LED灯,观察实验效果。后面会做一个比较。...
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2018-12-04 |
AXI总线
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Vivado2015.2
,
ZC702
Vivado IP核调用
在开发PL时一般都会用到分频或倍频,对晶振产生的时钟进行分频或倍频处理,产生系统时钟和复位信号,下面就介绍一下在vivado2017.3中进行PL开发时调用IP的方法。 首先打开vivado2017.3新建一个RTL项目。 点击Flow navigator的IP Catalog 选项,如下图所示: 在搜索框中输入clock; 如图;依次展开,找到clockingwizard;双击
2018-12-04 |
IP核
,
Vivado2017.3
Xilinx FPGA的片上存储资源
一. 概述 Xilinx FPGA有三种可以用来做片上存储(RAM,ROM等等)的资源,第一个就是Flip Flop;第二种就是SLICEM里面LUT;第三种就是Block RAMs资源。 在用Vivado建立工程的时候选择器件的时候就可以看到这些资源的多少。如下图所示。 这里面的LUT资源是所有的LUT资源,包括SLICEL和SLICEM里面,...
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2018-12-03 |
Xilinx FPGA
,
片上存储
逻辑电平之单端互连(5)
本篇主要介绍TTL/CMOS电平的互连、OC/OD的互连,其余单端逻辑电平的互连可参考相关器件规范、电平规范。 1、TTL/CMOS互连 常用的TTL和CMOS电平主要是5V TTL、5V CMOS、3.3VTTL、3.3V CMOS、3.3V/5V Tol(输入时3.3V逻辑电平,但是可以接受5V的信号输入)等,随着处理器电压越来越低,现在1.8V CMOS等低电压的逻辑电平也越来越普及了。...
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2018-12-03 |
逻辑电平
【视频】在支持 SDAccel 及 RTL 内核的 AWS F2 上进行开发—— 第 2 部分
本培训视频介绍了 AWS F1 硬件平台的技术规格。观看此视频,以了解 AWS FPGA 中的各个区域,了解AWS F1 Shell 并查看重要的性能注意事项。
2018-12-03 |
AWS -F2
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SDAccel
ZYNQ QNX开发——在ZedBoard上运行QNX
QNX版本:QNX6.6 宿主系统:Windows 交互系统:Debin 开发板:MIZ702 完全兼容ZedBoard 开发流程: 1、打开QNX Momentics IDE开发环境,File->QNX Source Package and BSP->Next->选择从官网下的BSP压缩包一路Next Finish。 2、在IDE左侧的工程目录下找到新导入的BSP文件...
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2018-12-03 |
QNX6.6
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ZedBoard
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Zynq
ZYNQ+Vivado2015.2系列(七)软硬件联合Debug观察AXI总线读、写时各信号的时序
前面一节我们学会了创建基于AXI总线的IP,但是对于AXI协议各信号的时序还不太了解。这个实验就是通过SDK和Vivado联合调试观察AXI总线的信号。由于我们创建的接口是基于AXI_Lite协议的,所以我们实际观察到是AXI_Lite协议的信号时序。 具体做法是创建一个基于AXI总线的加法器模块,在Vivado里将AXI总线添加到debug信号里,实际上是用逻辑分析仪探测信号,...
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2018-11-30 |
Vivado2015.2
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Zynq
逻辑电平之常见差分逻辑电平(4)
本篇主要介绍常用的差分逻辑电平,包括LVDS、xECL、CML、HCSL/LPHCSL、TMDS等。 1、LVDS电平 LVDS器件是近年来National Semiconductor公司发展的一种高速传输芯片,它的传输机制是把TTL逻辑电平转换成低电压差分信号,以便于高速传输。与传统的ECL逻辑相比,它采用CMOS工艺,它的电压摆幅更低,只有400mV,ECL为800mV,动态功耗更小,(...
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2018-11-30 |
差分逻辑电平
,
逻辑电平
静态时序分析基础
建立时间,保持时间 为了确保寄存器在时钟沿稳定采集数据,那么必须要满足寄存器的建立,保持时间要求。 建立时间要求:在寄存器有效时钟沿之前至少Tsetup时间,数据必须到达且稳定。如下图所示。 保持时间要求:在数据采集有效时钟沿之后,数据必须维持最短Thold时间不变。如下图所示。 建立时间裕量计算 同步时序电路如下图所示。这里对后面一个寄存器进行建立时间裕量分析。
2018-11-29 |
静态时序分析
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DSP
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