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技术
7 系列/Virtex-6 FPGA 设计咨询:破解比特流加密
本设计咨询主要面向 7 系列和 Virtex-6 FPGA,其中包含赛灵思针对 2020 年 4 月 15 日发布的一篇有关破解比特流加密的文章的回应,详情将于“USENIX Security 2020”大会上发表
2020-04-26 |
加密,7系列FPGA
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Virtex-6
【周末创客】OV摄像头视频通路设计实现与图像处理案例
图像处理算法在各种场景中都有广泛应用,借助于FPGA并行计算的优势可以将算法性能有效提升,但为了提升系统整体性能,仅仅提升某一部分的性能是不够的,一个好的方法是在FPGA内实现全部视频输入输出接口和图像算法的完整通路
2020-04-26 |
PYNQ-Z2
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图像处理
【干货分享】PetaLinux使用bitbake提前下载所有软件包
PetaLinux环境下,也可以使用Yocto/openembedded的bitbake。Xilinx ug1144有详细说明。为了方便,我编写了以下脚本,导入bitbake需要的环境。将下列脚本保存为sh文件,使用source导入,之后就能使用bitbake。脚本的第一个输入参数是PetaLinux版本号,比如2019.2。
2020-04-24 |
Petalinux
【干货分享】IIC 协议与编程序列
在本文中,您将了解有关内部集成电路总线(I2C 或 IIC)的基础知识以及将此协议总线应用于短距离通信的方法。I2C 属于串行通信协议,供双线接口用于连接 EEPROM、传感器、RTC、ADC/DAC 等低速器件以及嵌入式系统中的其它兼容 I/O 接口。
2020-04-23 |
IIC协议
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串行通信协议
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电路总线
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每日头条
【干货分享】以MicroZed单板为例,Vitis嵌入式软件开发极速入门
Vitis是Xilinx新推出的统一软件平台,可实现在 Xilinx 所有芯片(包括 FPGA、SoC 和 Versal ACAP)上开发嵌入式软件和加速应用。Xilinx主要宣传Vitis可以为异构平台的应用实现加速。其实,Vitis也能完美的支持嵌入式软件开发。下面以MicroZed单板为例,介绍在Vitis里如何创建嵌入式软件工程,并且编译和调试,直到启动。
2020-04-22 |
MicroZed
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Vitis 软件平台
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每日头条
【分享】快速实现Flash自动烧写功能
Xilinx SDK Flash Programmer 支持Flash烧写。但是市场上Flash型号众多。不是所有的Flash型号,Xilinx SDK Flash Programmer都支持。如果遇到不支持的Flash型号,可以自己通过U-Boot实现一个简易的Flash Programmer。本文以Xilinx SDK 2018.3为例。
2020-04-21 |
Xilinx SDK
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Flash
ZYNQ的ARM和FPGA数据交互——AXI交互最重要的细节
在Xinlinx的ZYNQ中,拥有ARM+FPGA这种架构,每款产品均带有双精度浮点的双核ARMCortex-A9MPCore处理系统,ARM(PS端)具有比较强的事务管理功能,可以用来跑界面以及应用程序等,其优势主要体现在控制方面,里面整合了很多现成的硬件资源供编程调用。FPGA(PL端)灵活性强,拥有更大的并行度和计算能力
2020-04-21 |
Zynq
,
AXI
AXI 基础第5讲——创建 AXI4-Lite Sniffer IP 以在赛灵思 Vivado IP Integrator 中使用
在某些情况下,通过嗅探 AXI 接口来分析其中正在发生的传输事务是很有用的。在本文中,我将为大家演示如何创建基本 AXI4-Lite Sniffer IP 以对特定地址上正在发生的读写传输事务进行计数。首先,编写 HDL (Verilog) 代码,然后将其封装为 IP,最后将此 IP 添加到 IP IntegratorBlock Design (BD) 中。
2020-04-20 |
AXI接口
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每日头条
【分享】提升Xilinx文件(国外文件)下载速度和可靠性的办法
Xilinx文件基本都放在国外的服务器上。如果直接使用浏览器下载,在国内下载,速度一般比较慢。如果超过时间没有下载完,连接还会失效,导致反复下载也不能成功,成功率比较低。为了提升Xilinx文件下载速度和可靠性的办法,建议使用专门的下载工具
2020-04-20 |
Xilinx
FPGA的基础架构,什么是CLB?
CLB是指可编程逻辑功能块(Configurable Logic Blocks),顾名思义就是可编程的数字逻辑电路。CLB是FPGA内的三个基本逻辑单元。CLB的实际数量和特性会依器件的不同而不同,但是每个CLB都可配置,在Xilinx公司的FPGA器件中,CLB由2个 相同的SliceL或则一个SliceL和一个SliceM构成
2020-04-17 |
FPGA 应用
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CLB
【周末创客】PYNQ Overlay - 分类器
近来卷积神经网络(CNN)的研究十分热门。CNN发展的一个瓶颈就是它需要非常庞大的运算量,在实时性上有一定问题。而FPGA具有灵活、可配置和适合高并行度计算的优点,十分适合部署CNN。
2020-04-14 |
PYNQ
,
CNN
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PYNQ-Z2
AXI 基础第4 讲——使用 AXI VIP 作为 AXI4 主 (Master) 接口的协议检查工具
在 AXI 基础第 2 讲 一文中,曾提到赛灵思 Verification IP (AXI VIP) 可用作为 AXI 协议检查工具。在本次第4讲中,我们将来了解下如何使用它在 AXI4 (Full) 主接口中执行验证(和查找错误)
2020-04-13 |
AXI4
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每日头条
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AXI接口
神经网络加速器架构总结
神经网络加速器基本上是一个中介拓扑架构的神经网络加速器,其通过指令解析模块将不同指令分发到不同的数据处理模块。这些数据处理模块共享片上的存储。这种结构的优点有:
2020-04-09 |
神经网络加速器
为什么要用傅里叶变换?FFT你不知道的细节
傅立叶变换是数字信号处理领域一种很重要的算法,可以将一个信号从时域变换到频域。傅立叶原理表明:任何连续测量的时序或信号,都可以表示为不同频率的正弦波信号的无限叠加。根据原信号的不同类型,傅里叶变换可以分为四种类别
2020-04-08 |
傅里叶变换
AXI 基础第3 讲——使用AXI VIP 对 AXI4-Lite 主 (Master) 接口进行仿真
在这篇新博文中,我们来聊一聊如何将 AXI VIP 添加到 Vivado 工程中,并对 AXI4-Lite 接口进行仿真。随后,我们将在仿真波形窗口中讲解用于AXI4-Lite 传输事务的信号。
2020-04-03 |
Vivado仿真
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每日头条
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AXI接口
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AXI4-Lite
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