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5分钟了解FPGA之Xilinx 7系列
xilinx7系列FPGA主要包括:Spartan®-7、Artix®-7、Kintex®-7、Virtex®-7。其性能/密度/价格也随着系列的不同而提升。Spartan7系列是7系列中的屌丝青年,拥有最低的价格、最低的功耗、最小的尺寸以及最低的设计难度,一些低端应用中极为合适。
2019-04-19 |
从零开始用 Python 构建循环神经网络
在这篇文章中,我们首先对一个典型的循环神经网络模型的核心部分进行快速浏览。然后我们将设置问题陈述,最后我们将从零开始用Python构建一个循环神经网络模型解决这些问题陈述。
2019-04-19 |
python
,
循环神经网络
【视频教程】:Model Composer 2018.3 新功能
观看本视频,了解赛灵思 Model Composer 2018.3 版本中的重要更新。Model Composer 是一个利用 Vivado 高层次综合技术的 MathWorks Simulink 附加工具。视频将介绍包括控制设计吞吐量、在仿真过程中调试导入的 C/C++ 函数、以及如何使用自带的入门示例等内容。
2019-04-18 |
Model-Composer
【免费在线培训】 基于Zynq全面可编程SoC架构介绍
Xilinx Zynq SoC提供了一个新的系统设计能力。本课程给经验丰富的系统架构师提供了如何在一颗芯片中架构一个Zynq SoC系统。主要介绍ARM® Cortex™-A9 processor-based处理系统和集成的可编程逻辑资源,可供系统设计师成功而有效的利用
2019-04-18 |
增量编译(Incremental Compile)提高Vivado编译效率
Vivado® Design Suite 提供两种方法可加速产品上市进程,提高工作效率。可构建 Vivado 布局布线。在任何设计阶段处理任何类型的 ECO 问题,并可加快运行时间,确保时序收敛进程。
2019-04-18 |
增量编译
【干货分享】编写可综合的FPGA代码经验总结(二)
作者:张浩 ,来源:FPGA技术联盟 10. case,casez,casex语句 Verilog定义了case,casez和casex语句,用于做多种情况下的选择语句。 reg [1:0] sel; reg [2:0] result; always @(*) case(sel) 2’b00: result = 3...
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2019-04-17 |
Verilog
MATLAB 中的机械臂算法——路径规划
首先告诉大家,我们所说的“路径”的是后者——trajectory。我们看一下这两种“路径”在机械臂的世界里有什么区别。
2019-04-17 |
Matlab
,
机械臂算法
,
路径规划
【干货分享】编写可综合的FPGA代码经验总结(一)
在接触Verilog 语法参考手册的时候,我们发现其提供了一组非常丰富的功能来描述硬件。所以大家往往会疑惑那些Verilog语句是可综合的,那些是只能用于写Testbench的,其实,参考手册中只有一小部分语句是可综合的,但是这一小部分可综合的语法确是我们应用最为频繁的
2019-04-16 |
Verilog
Python入门,从19个语法开始!
Python简单易学,但又博大精深。许多人号称精通Python,却不会写Pythonic的代码,对很多常用包的使用也并不熟悉。学海无涯,我们先来了解一些Python中最基本的内容。
2019-04-16 |
python
Get到这些小技巧,FPGA设计将提高一个台阶
【干货分享】Get到这些小技巧,FPGA设计将提高一个台阶
2019-04-15 |
FPGA设计
五分钟让你认识JESD204B
JESD204B是一种新型的基于高速SERDES的ADC/DAC数据传输接口。随着ADC/DAC采样速率的不断提高,数据的吞吐量也越来越大,对于500MSPS以上的ADC/DAC,动辄就是几十个G的数据吞吐率,而采用传统的CMOS和LVDS已经很难满足设计要求,这个时候,JESD204B应运而生。现在各大厂商的高速ADC/DAC上基本都采用了这种接口
2019-04-12 |
JESD204B
Vivado下固化 FLASH的技巧
今天发布一个Vivado 下固化 FLASH的压缩和提高加载速度的技巧和方法。这个方法对于需要快速加载程序的场合特别有用比如PCIE 需要满足200MS的加载时间才能实现上电后系统能够识别到开发板。
2019-04-11 |
Vivado
,
Flash
7 eries FPGAs SPI MultiBoot应用笔记(含资料)
7 Series FPGAs MultiBoot功能指让FPGA从2个或者多个BIT文件中加载一个BIT文件运行程序,所以它的2个主要应用如下: 1. 更新新的BIT时,当更新失败或BIT出错会返回使用之前好的BIT运行程序; 2. 在多个已知好的BIT之间,通过外部触发来切换加载的BIT实现不同功能。
2019-04-11 |
Multiboot
基于FPGA配置AD9361在无人机数据链上的应用
针对当前无人机数据链日趋小型化,采用射频收发一体化设计,基于FPGA 对零中频射频收发器AD9361 进行配置,实现机载视频和遥控遥测的无线传输。测试结果表明,该设计可以实现无人机与地面站之间数据的可靠传输,同时满足小型无人机对数据链体积、重量、功耗和低成本的要求
2019-04-10 |
AD9361
,
无人机
,
FPGA
MPSoC Secure Boot 安全启动加量不加价
在我之前接触的客户中,也只有少量公司在使用 Xilinx FPGA 和 SoC 芯片所提供的安全功能。其他的情况,可能是有物理环境能保证产品不被别人接触到;但更多可能是工程师觉得安全功能不是必须的,或者使用安全功能太复杂。攥写本文,我希望能让大家看到:
2019-04-09 |
MPSoC
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