本文转载自：搞FPGA开发的Tony老师的CSDN博客
最近看手底下的小伙子们写代码，对于跨时钟域的处理极度的不规范，还是放下这句话基础不牢，地动山摇
其实Xilinx公司已经为用户提供了宏定义，实现跨时钟域处理，见截图
XPM_CDC在命名上已经告知用户不同的XPM_CDC用于处理不同场景下的跨时钟域处理。
如果对于截图中的CDC用法不是很了解，建议在bing上搜索，会有很丰富的资料讲解。
Verilog HDL 核心在于Hardware Description Language，掌握基础后通过搭积木的方式来形成你的设计，在底层的处理与细节上不要试图去发挥，违背原则。
习惯养好，不说称为优秀的FPGA工程师，至少不拉跨。
在Xilinx的UG949中，CDC章节中两张图指导工程师如何思考CDC
单比特跨时钟域
多比特跨时钟域
