Xilinx

Xilinx Zynq®-7000全可编程SoC提供了一个灵活的平台，在启动新解决方案的同时，为传统ASIC和SoC用户提供完全可编程替代方案。下面，就让我们来了解一下这款产品吧。

Fanout，即扇出，指模块直接调用的下级模块的个数，如果这个数值过大的话，在FPGA直接表现为net delay较大，不利于时序收敛。因此，在写代码时应尽量避免高扇出的情况。但是，在某些特殊情况下，受到整体结构设计的需要或者无法修改代码的限制，则需要通过其它优化手段解决高扇出带来的问题。

我们知道xilinx FPGA的selectio中有ilogic和ologic资源，可以实现iddr/oddr，idelay和odelay等功能。刚入门时可能对xilinx的原语不太熟练，在vivado的tools-> language templates中搜索iddr idelay等关键词，可以看到A7等器件下原语模板。复制出来照葫芦画瓢，再仿真一下基本就能学会怎么用了。

9月20日，米尔携手电子发烧友、电路城、面包板三大平台举办的MYD-C7Z010/20开发板试用活动正式上线啦！本次试用活动，是米尔回馈给各位电子工程师的重磅福利，只要您积极配合参与活动， 价值1450元 的MYD-C7Z010/20开发板试将免费赠送。

RapidIO是由Motorola和Mercury等公司率先倡导的一种高性能、 低引脚数、 基于数据包交换的互连体系结构，是为满足和未来高性能嵌入式系统需求而设计的一种开放式互连技术标准。RapidIO主要应用于嵌入式系统内部互连，支持芯片到芯片、板到板间的通讯，可作为嵌入式设备的背板（Backplane）连接。

接上文：Xilinx AI 方案与资源更新一览（一） 全新成功案例——百度将赛灵思 ZU5 用于 Apollo ACU Advanced，百度在 2019 年 7 月于北京举办的年度 AI 开发者大会上推出用于自动代客泊车 (AVP) 的 Apollo ACU Advanced。

使用Vivado 工具生成 .hdf文件，比如ZU9_cpu.hdf；使用SDK工具生成FSBL。FSBL的作用主要是初始化PLL，DDR，MIO管脚分配，烧写FPGA，运行uboot等。核心代码代码位于psu_init.c中。

DDR对于做项目来说，是必不可少的。一般用于数据缓存和平滑带宽。今天介绍下Xilinx DDR控制器MIG IP核的例化及仿真。

随着5G开启万物互联的崭新纪元，用户、流量、应用场景不断扩张，视频服务不仅会深入渗透全产业领域，也将为各行各业的产品应用增值赋能。不断提升的存储、传输与计算资源，从分辨率、码率、色彩与传输稳定性上全方面、多维度提质升级，并为企业与消费者带来前所未有的商业价值与视觉体验。

在这篇文章里你可以了解到广告推荐算法Wide and deep模型的相关知识和搭建方法，还能了解到模型优化和评估的方式。我还为你准备了将模型部署到赛灵思 FPGA上做硬件加速的方法，希望对你有帮助。阅读这篇文章你可能需要20分钟的时间。