技术 | FPGA 开发圈

Zynq-7000 Uboot如何编译

很多人拿到uboot，编译不知如何下手！其实，这个世界上的万事万物，都有一个“纹理”。庖丁解牛之所以游刃有余，是因为他掌握了牛的纹理，顺着这些纹理就应该很容易。那么我们的uboot的纹理在哪里呢？很多初学者，拿到这种代码从来没有去看过它的README或者document！这两个文本文件是非常重要的东西，可惜呀！很多人不去看readme而去请教别人，google，baidu，跑图书馆。其实... 阅读详情

2018-07-27 | Zynq-7000

三态门详解

在FPGA中三态门比较常见，因为FPGA是做为一个高速处理的器件，免不了要进行输入输出数据，常规的输入和输出是分开的两个接口要不停的切换比较麻烦，在FPGA中用的双向口一般都是用三态门来作为输入和输出的，这样优点是只要一个接口就可以输入输出比较节约逻辑资源，但缺点是三态门的处理没有常规两个I/O的方便，这里我们来看看怎样使用三态门，下图是三态门的结构。当sda_en为高时SDA作为输出口，... 阅读详情

2018-07-27 | 三态门

AES加密与解密

AES简介高级加密标准(AES,Advanced Encryption Standard)为最常见的对称加密算法(微信小程序加密传输就是用这个加密算法的)。对称加密算法也就是加密和解密用相同的密钥，具体的加密流程如下图：下面简单介绍下各个部分的作用与意义：明文P 没有经过加密的数据。密钥K 用来加密明文的密码，在对称加密算法中，加密与解密的密钥是相同的。密钥为接收方与发送方协商产生，... 阅读详情

2018-07-27 | AES, 高级加密标准

在Vivado HLS中综合时如何指定端口的综合类型

如果你对Vivado HLS中综合之后端口的ap_none之类的类型指示摸不着头脑的话，那就来一起学习一下它们是如何使用的吧。在Vivado HLS中，我们可以指定端口使用的类型，这样在对C代码进行综合的时候，就可以指定某个端口所使用的转换协议了。常见的类型有： 1. ap_none 默认类型，该类型不适用任何I/O转换协议，它用于表示只读的输入信号，... 阅读详情

2018-07-26 | Vivado-HLS

SDSoC和SDAccel和SDNet和HLS工具介绍

SDSoC、SDAccel、SDNet和HLS工具傻傻分不清楚 Software Define 的概念　　近年来“Software Define ” 软件定义这个词持续火热，全球知名技术研究和咨询公司Gartner早在对2014年最有战略意义的十大技术与趋势做出预测时，便提出了软件定义一切（Software Defined Anything）的概念，他们预测这类技术会在未来三年里拥有巨大潜力，... 阅读详情

2018-07-26 | HLS, SDAccel, SDNet, SDSoC

学会System Generator（2）——数字滤波器设计

本文是该系列的第2篇，上一篇介绍了System Generator的基本知识以及软件的安装。本文将以一个简单的数字滤波器的设计为主题，介绍Sysgem Generator的完整设计流程，同时详细介绍使用到的各个block。本设计使用到的block 1.Xilinx block： Digital FIR Filter（->DSP）：数字滤波器 Gateway In（->Basic... 阅读详情

2018-07-26 | System Generator, 数字滤波器

卷积神经网络物体检测之感受野大小计算

学习RCNN系列论文时，出现了感受野(receptive field)的名词，感受野的尺寸大小是如何计算的，在网上没有搜到特别详细的介绍，为了加深印象，记录下自己对这一感念的理解，希望对理解基于CNN的物体检测过程有所帮助。 1. 感受野的概念　　在卷积神经网络中，感受野的定义是卷积神经网络每一层输出的特征图（feature map）上的像素点在原始图像上映射的区域大小。... 阅读详情

2018-07-26 | CNN, 卷积神经网络, 感受野, 物体检测

FPGA中LUT设计

在FPGA中，实现逻辑的基本单元是查找表（LUT）而非基本门电路。目前的FPGA中，单一LE或者Cell通常能实现至少4输入查找表的逻辑功能。 4输入查找表可以看成是具有4位地址1位数据的存储器，能够存储16bit数据，这也是LUT能被用于组建分布式RAM的原因。如果要构成一个6输入1输出MUX，可以通过两片4输入查找表级联，也可直接用一片完整的6输入查找表，两片4输入的查找表的存储容量是32... 阅读详情

2018-07-26 | FPGA, 查找表

学会System Generator（1）——入门与安装

记录《学会System Generator》系列的目的是为了熟练掌握Xilinx公司旗下System Generator产品的使用。本文是该系列的第一篇，主要介绍System Generator的基本知识以及软件的安装。 System Generator基本特性 System Generator是一款DSP设计工具，其借助MATLAB中的Simulink开发环境完成FPGA的设计。... 阅读详情

2018-07-25 | System Generator

【科普】卷积神经网络的特点和应用

1. 概念英文名：convolutional neural network 是一种前馈神经网络，即表明没有环路，普通神经网络的 BP 算法只是用于方便计算梯度，也是前馈神经网络。是深度学习结构的一种，是一种深度、前馈神经网络。可以使用 BP 算法进行训练 ConvNet architectures make the explicit assumption that the inputs... 阅读详情

2018-07-25 | 卷积神经网络

AXI4-Stream协议的信号以及Xilinx提供的从AXI到AXI-Stream转换的IP核区别

AXI4-Stream协议是一种用来连接需要交换数据的两个部件的标准接口，它可以用于连接一个产生数据的主机和一个接受数据的从机。当然它也可以用于连接多个主机和从机。该协议支持多种数据流使用相同共享总线集合，允许构建类似于路由、宽窄总线、窄宽总线等更为普遍的互联。比较重要的信号线有： ACLK: 时钟源,全局时钟信号。所有信号在ACLK信号上升沿采样。 ARESETn:复位源,全局复位信号。... 阅读详情

2018-07-25 | AXI4-Stream

Xilinx Petalinux 开发环境搭建与安装

开发环境 VirtualBox, Ubuntu 16.04 64 bit, Petalinux 2015.4 在VirtualBox中安装Ubuntu，用户名：xilinx-arm 密码：rootstep1: 与Win10共享文件问题（百度） step2. apt-get更新源运行apt-get update。 apt-get update step3. 安装petalinux需要的依赖库

2018-07-25 | Xilinx, Petalinux

Vivado HLS入门

前言 FPGA的能耗比优于GPU，且设计自由度高，受到许多深度学习开发者的青睐。但是用HDL语言开发神经网络过于复杂，利用Xilinx公司的高层次综合工具vivado HLS开发RTL逻辑的IP核则可以降低开发难度。本文主要描述了如何使用vivado HLS的基本功能。文章内容主要来自于Xilinx官方文档：ug871-vivado-high-level-synthesis-... 阅读详情

2018-07-25 | Vivado-HLS

Xilinx Zynq 7000 FSBL启动分析（二）

前言在上一次分析中，分析到了 HandoffAddress = LoadBootImage(); 在分析这个函数之前，在从0地址运行之前，在复位（上电复位）之后会从bootROM这个位置开始执行代码，在bootROM中，程序会将QSPI（如果是从qspi启动的话）的前nK的数据拷贝到OCM中，然后跳转到OCM中执行。把生成的BOOT.bin文件用二进制程序打开，... 阅读详情

2018-07-25 | Xilinx, Zynq-7000, FSBL

Xilinx Zynq 7000 FSBL启动分析（一）

花了几天看完了FSBL的代码，在这里做个总结，分析一下zynq的启动过程。众所周知，xilinx zynq 7000系列的芯片中包括两个部分，PS和PL，也就是FPGA的逻辑编程的部分跟嵌入式ARM的部分，ARM部分是双核的A9处理器。关于FPGA的部分在这里就不说了。其实说的简单点，可以吧这个芯片看成一个带有FPGA外设的ARM处理器，下面详细分析一下启动流程。所有的芯片都是从0地址启动的... 阅读详情

2018-07-24 | Xilinx, Zynq-7000, FSBL