FPGA设计 | FPGA 开发圈

培养符合时代需求的设计人才 —全国大学生FPGA创新设计竞赛启示录

demi 在周三, 12/11/2019 - 09:32 提交

12 月 8 日，第三届全国大学生 FPGA 创新设计竞赛颁奖典礼在南京市江北新区成功举办。来自江南大学的江南B318团队、来自东南大学的 “CCCTV10” 团队和“串串最好吃”团队获得赛灵思企业特别奖。赛灵思作为协办单位之一，第三次全程参与这项全国性大学生 FPGA 竞赛，继续为竞赛提供从产品到技术培训的全面支持。

FPGA设计中常见的30个基本概念详细

demi 在周三, 12/04/2019 - 11:12 提交

同步时序逻辑电路的特点：电路中所有的触发器都是与同一个时钟或者该时钟的衍生时钟驱动，而且当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入有无变化，寄存器状态都是稳定的。

FPGA基础设计：Verilog行为级建模（过程赋值）

demi 在周五, 11/29/2019 - 14:18 提交

使用逻辑门和连续赋值对电路建模，是相对详细的描述硬件的方法。使用过程块可以从更高层次的角度描述一个系统，称作行为级建模（behavirol modeling）。

FPGA设计之时序约束——常用指令与流程

demi 在周一, 11/18/2019 - 15:50 提交

说到FPGA时序约束的流程，不同的公司可能有些不一样。反正条条大路通罗马，找到一种适合自己的就行了。从系统上来看，同步时序约束可以分为系统同步与源同步两大类。简单点来说，系统同步是指FPGA与外部器件共用外部时钟；源同步（SDR，DDR）即时钟与数据一起从上游器件发送过来的情况。

FPGA基础设计：Verilog数据类型和表达式

demi 在周三, 11/13/2019 - 15:50 提交

Verilog HDL中数据类型的作用是表示硬件中的数据存储和传输，总体上数据类型可以分为两类，代表不同的赋值方式和硬件结构。

FPGA基础设计：Verilog常数赋值、字符串、标识符

demi 在周五, 11/08/2019 - 10:53 提交

按照Verilog 2005的标准：0-9、a-f、z、x称作数字位（digit）；表示数字正负的’+‘和’-‘视作一元操作符（unary operator）；常说的二进制、八进制、十进制、十六进制称作数字的基（base）；其在Verilog中的表示’b’、‘o’、‘d’、'h’称作基格式（base format）字符；表示常数的bit数称作size。