Vivado如何清理工程并保证不缺失必要文件
judy 在 周三, 11/21/2018 - 10:30 提交
作者：材哥，玩儿转FPGA
Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。
Vivado
借助vivado来学习FPGA配置模式
judy 在 周一, 11/12/2018 - 09:40 提交
DA（Vivado）软件可以很好的帮助我们更好的去学习FPGA相关知识，例如：
Vivado FIR滤波器设计与仿真（二）
匿名 在 周二, 11/06/2018 - 02:34 提交
在Vivado FIR滤波器设计与仿真（一）中产生了两路正弦信号，频率分别为4MHz和5MHz,今天要进行FIR滤波器设计，在进行滤波器设计之前，需要对滤波器的参数进行设置，需要借助MATLAB软件或者Filter Solutions软件，这次使用Filter Solutions来进行参数设定。
Vivado平台IP核的封装方式
judy 在 周四, 11/01/2018 - 09:14 提交
作者：浅搁 FPGA2嵌入式
1. 前言
Vivado使用技巧（23）——综合运行与OOC
judy 在 周三, 10/31/2018 - 09:12 提交
创建综合运行
一个“运行（run）”是指定义和配置设计在综合过程中的各方面，包括：使用 的Xilinx器件、应用的约束集、启动单个或多个综合的选项、控制综合引擎结果的选项。点击Flow菜单中的Create Funs，或在Design Runs窗口中：
Vivado FIR滤波器设计与仿真（一）
judy 在 周二, 10/30/2018 - 09:25 提交
最近在学习FPGA DSP相关设计，从滤波器开始学习，最开始先生成两个正弦信号，产生混频信号，通过modelsim仿真来验证设计。 本案例用Block Design方法进行设计（也可以选择编写.v文件的形式进行设计）。
Vivado使用技巧（22）——综合策略与设置的选择
judy 在 周三, 10/24/2018 - 11:16 提交
综合（Synthesis）是指将RTL设计转换为门级描述。Vivado开发套件中的综合工具是一款时序驱动型、专为内存使用率和性能优化的综合工具，支持System Verilog 2012、Verilog 2005、VHDL 2008、混合语言中的可综合子集，以及XDC设计约束文件（基于工业标准的SDC文件），此外还支持RTL属性来控制综合细节。
Vivado中新建 IO Planning工程初步引脚分配
judy 在 周二, 10/23/2018 - 16:32 提交
作者：做但不能忘思考，来源：FPGA2嵌入式
Vivado时序分析练习
judy 在 周五, 10/19/2018 - 09:10 提交
时序分析在FPGA设计中是分析工程很重要的手段，时序分析的原理和相关的公式小编在这里不再介绍，这篇文章是小编在练习Vivado软件时序分析的笔记，小编这里使用的是18.1版本的Vivado。
这次的练习选择的是ZYNQ的芯片，原本工程是工作在100MHz的时钟，但是作为练习，我们可以把时钟调到一个极限的程度来进行优化。
Vivado使用技巧（21）——仿真中的Debug特性
judy 在 周一, 10/15/2018 - 11:25 提交
源代码级别调试
Vivado Simulator提供了在仿真过程中debug设计的特性，通过为源代码添加一些可控制的执行条件来检查出问题的地方。总的来说有三种调试方法：