Vivado使用技巧（16）——SSN转换噪声分析
judy 在 周五, 09/14/2018 - 09:31 提交
SSN概述
Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。
Vivado
Vivado使用技巧（15）——DRC设计规则检查
judy 在 周一, 09/10/2018 - 17:14 提交
在I/O和时钟规划之后，需要验证设计以确保其满足设计需求。Vivado提供了两种验证途径：DRCs用来检查设计违反规则情况；SSN分析用来估计转换噪声等级。本文将介绍DRCs，本系列第16篇介绍了SSN分析。
【视频】面向 UltraScale 存储 IP 的 Vivado 硬件管理器
judy 在 周四, 08/30/2018 - 16:25 提交
了解如何使用 Xilinx SDK 创建 Linux 应用 我们还将介绍和演示 SDK 特性 - 支持 Linux 应用程序开发和调试的不同方面。过程快速简便。
Vivado,SDK怎么设置字体大小
judy 在 周四, 08/30/2018 - 16:24 提交
vivado:
1,打开vivado,选择菜单栏里的Tools->options
Vivado使用技巧（14）——IO规划方法详解
judy 在 周三, 08/29/2018 - 10:16 提交
本系列第13篇简单介绍了使用RTL工程IO布局工程两种方法定义IO Ports。在I/O Planning View Layout中（IO布局工程中是Default Layout），显示了FPGA器件资源、封装管脚、I/O Ports等详细信息。设计者借助这些信息来完成I/O规划。
Vivado使用技巧（13）——CSV文件定义IO Ports
judy 在 周四, 08/23/2018 - 16:48 提交
定义I/O Ports信息
每个完整的FPGA设计必然包含I/O Ports定义与配置环节。I/O Ports包含了FPGA内部信号、管脚、PCB之间的连接关系。常用的设计方法有两种：
Vivado使用技巧（12）——设置DCI与内部参考电压
judy 在 周二, 08/21/2018 - 09:35 提交
DCI与内部参考电压
Vivado及Zynq使用经验
judy 在 周一, 08/20/2018 - 09:41 提交
1.添加debug核的合理方法是在源代码中添加(*mark_debug="true"*),综合后，打开综合结果，set debug内这些标记的信号全部在网标内，不会被优化掉。如果不在代码里加这些标记，直接在综合结果里添加net，很多感兴趣的信号会被优化掉，且残缺不全。
Vivado报告指定路径时序
judy 在 周四, 08/16/2018 - 14:49 提交
Vivado运行Report Timing Summary时，只显示各个子项目最差的十条路径，很可能并不包含你最关心的路近，这个时候显示指定路径的时序报告就显得很重要了，下面就简单介绍一下Vivado下显示指定路径时序报告的流程。
1.打开布局布线后的结果
Vivado常见问题集锦
judy 在 周五, 08/10/2018 - 16:43 提交
作者：NingHeChuan（宁河川）