Vivado

基于Xilinx的时序分析与约束（6）----如何读懂vivado下的时序报告？

judy 在 周一, 01/09/2023 - 10:54 提交

今天就通过一个简单的工程来看下如何在vivado软件中查看时序报告

以Vivado工具为例了解FPGA综合

judy 在 周二, 01/03/2023 - 18:06 提交

在设计过程中，各个阶段的生成的文件都是.dcp，Vivado使用的是通用的模型贯穿在设计。

Xilinx Vivado的RTL分析（RTL analysis）、综合（synthesis）和实现（implementation）的区别？

judy 在 周五, 12/16/2022 - 17:05 提交

本文介绍RTL分析、综合、实现的具体含义和区别 

FPGA开发技巧备忘录——如何修改vivado IP源码

judy 在 周三, 12/14/2022 - 17:26 提交

为什么要修改IP核内的源码，说如何之前，先说为什么。


不同CPU下Vivado综合速度对比（12700K Vs 13700K）

judy 在 周二, 12/06/2022 - 09:29 提交

最近刚好新项目外场联调需要配置新电脑，因此正好可以用上intel的十三香了

Vitis开发（一）：Vivado启动vitis

francis zhang 在 周三, 11/30/2022 - 10:32 提交

Vitis是Xilinx SDK的继承开发工具，从Vivado 2019.2版本开始启用

Vivado无法双击打开xpr工程文件的解决办法

judy 在 周一, 11/28/2022 - 11:05 提交

之前安装的Vivado 2018.3，最近装了Vivado 2020.2，然后就没法双击打开xpr工程文件了

Vivado Design Suite Tcl 命令参考指南

judy 在 周五, 11/25/2022 - 17:41 提交

本指南涵盖了以下设计流程：硬件、IP和平台开发。

VIVADO的综合属性ASYNC_REG

judy 在 周四, 11/24/2022 - 15:57 提交

跨时钟域设计（CDC）是个老生常谈的问题，各种笔面试都很喜欢考。其场景很多很杂

Vivado的报错：Opt 31-67

judy 在 周四, 11/24/2022 - 09:28 提交

最近遇到了一个vivado的报错，也算是一个比较低级的错误了，但是有值得思考的地方，这里分享下。