作者：张大侠，本文转载自： 傅里叶的猫微信公众号
在FPGA的开发中，对于两个异步时钟，如果我们可以在RTL的设计中保证这两个时钟域之间的处理都是正确的，那就可以让工具不分析这两个时钟域之间的交互。如果不设置的话，Vivado默认都会分析的，这样会大大增加Implementation的时间。
常用的不让工具分析两个时钟域交互的方式有两种，一种是设置为伪路径(False Path)，一种是设置为异步(Asynchronous)。那这两种设置方式有什么区别呢？（假设工程中有两个异步时钟clka和clkb）
伪路径的设置是单向的，而异步时钟的约束是双向的，所以下面两种方式的约束是等价的
方式一：
set_false_path -from [get_clocks clka] -to [get_clocks clkb]]
set_false_path -from [get_clocks clkb] -to [get_clocks clka]]
方式二：
set_clock_groups -asynchronous -group clka -group clkb
既然是等价，当然是第二种方式更简单，因为只需要一行指令就可以了，而且通过group还可以同时设置多个时钟的异步关系：
set_clock_groups -asynchronous -group clka -group clkb -group clkc
如果通过set_false_path的方式设置这三个时钟，就要写好几行。
伪路径可以设置边沿，但异步时钟约束并没有该参数选项，比如可以只将setup time设为false path，继续分析hold time，或者可以将clka的上升沿到clkb的下降沿设为false path：
set_false_path -rise_from clka -fall_to clkb -setup
优先级不一样，在Vivado中，set_clock_groups的优先级是要高于set_false_path的
