技术

ZYNQ进阶之路3--PL端UART 发送设计

发表于:09/19/2019 , 关键词: Zynq, UART
在ZYNQ进阶之路2中我们讲解了PL端PWM呼吸灯的设计,本节我们讲解PL端实现串口UART的发送设计。

vivado约束之时钟路径分析

发表于:09/18/2019 , 关键词: Vivado, 时钟约束
时序不满足约束,会导致以下问题:编译时间长的令人绝望;运行结果靠运气——时对时错。

关于Verilog中的几种赋值语句

发表于:09/18/2019 , 关键词: Verilog
连续赋值语句是Verilog数据流建模的基本语句,用于对线网进行赋值,等价于门级描述,是从更高的抽象角度来对电路进行描述。连续赋值语句必须以关键词assign开始。

Xilinx Srio详解&IP核使用

发表于:09/18/2019 , 关键词: Xilinx, RapidIO
RapidIO是由Motorola和Mercury等公司率先倡导的一种高性能、 低引脚数、 基于数据包交换的互连体系结构,是为满足和未来高性能嵌入式系统需求而设计的一种开放式互连技术标准。RapidIO主要应用于嵌入式系统内部互连,支持芯片到芯片、板到板间的通讯,可作为嵌入式设备的背板(Backplane)连接。

位宽不足时数据溢出导致系统“假性卡死”问题分析

发表于:09/17/2019 , 关键词: Verilog, 程序设计
一次常规调试中发现上电后交换机多个口同时打流会导致卡死的现象,最后一步步分析问题出现的原因是位宽不够导致的溢出。

FPGA设计的几种常用基本时序路径

发表于:09/17/2019 , 关键词: FPGA, 时序
在高速的同步电路设计中,时序决定了一切,要求所有时序路径都必须在约束限制的时钟周期内,这成为设计人员最大的难题,因此,首先确定和分析基本时序路径有助于设计者快速,准确地计算时序裕量,使系统稳定工作,XILINX公司提倡的几种常用基本路径。

ZYNQ进阶之路2-PL端PWM输出呼吸灯设计

发表于:09/16/2019 , 关键词: PWM, Zynq
在 ZYNQ进阶之路1 中我们讲解了PL端LED流水灯的工程的建立,编码,综合和下载!本节主题,PL端PWM输出设计,讲解怎么用ZYNQ PL端简单实现2通道PWM波输出,其中工程创建过程以及综合生成bit文件过程不再累述!

详解Python拼接字符串的七种方式

发表于:09/16/2019 , 关键词: python
忘了在哪看到一位编程大牛调侃,他说程序员每天就做两件事,其中之一就是处理字符串。相信不少同学会有同感。几乎任何一种编程语言,都把字符串列为最基础和不可或缺的数据类型。而拼接字符串是必备的一种技能。今天,我跟大家一起来学习Python拼接字符串的七种方式。

Verilog语言设计增加延时的正确方法

发表于:09/12/2019 , 关键词: Verilog
在设计仿真激励文件时,为了满足和外部芯片接口的时序要求,经常会用到延时赋值语句,由于不同的延时赋值语句在仿真过程中行为不同,会产生不同的激励输出,如果不认真区分不同表达式引起的差异,就可能产生错误的激励,无法保证仿真结果的正确,本文就是区分各种延时赋值语句的差异,并给出比较结果。

AXI总线协议时序

发表于:09/11/2019 , 关键词: AXI总线
由于ZYNQ架构和常用接口IP核经常出现 AXI协议,赛灵思的协议手册讲解时序比较分散。所以笔者收藏AXI协议的几种时序,方便编程。

ZYNQ进阶之路1--PL流水灯设计

发表于:09/11/2019 , 关键词: Zynq, Zynq-7000
xilinx ZYNQ-7000系列芯片将处理器的软件可编程能力与FPGA的硬件可编程能力实现了完美结合,有低功耗和低成本等系统优势,可以实现无与伦比的系统性能、灵活性和可扩展性,同时可以加速产品的上市进程。与传统的SoC处理解决方案不同,ZYNQ-7000器件的灵活可编程逻辑能实现优化与差异化功能,使设计人员可以根据大部分应用的要求添加外设和加速器。

一文读懂视频编解码原理

发表于:09/10/2019 , 关键词: 视频编解码
谈到视频的编解码,我们会自然地想到H.264、HEVC/H.265这些权威的视频编解码标准;谈到标准,有人觉得这个是有专门机构去研究的,我们关心应用就好;即使有兴趣读了标准和相关技术,面对更多的是各种数学公式和术语,如协方差、傅立叶变换、高频、滤波等等,需要花更多时间去理解。

聊聊 Python 的内置电池

发表于:09/10/2019 , 关键词: undefined
最近,我突然想到一个问题:相比其它语言,有哪些概念或习惯叫法是 Python 特有的?在朋友圈提出这个问题后,我得到最多的回复是——Pythonic 。这个回复一点都不意外,名字中自带 Python 的,当然是特有的啦,与它相似的,还有 Pythonista 。

Xilinx zynqMP开发基本步骤

发表于:09/10/2019 , 关键词: Xilinx, Zynq
使用Vivado 工具生成 .hdf文件,比如ZU9_cpu.hdf;使用SDK工具生成FSBL。FSBL的作用主要是初始化PLL,DDR,MIO管脚分配,烧写FPGA,运行uboot等。核心代码代码位于psu_init.c中。

ZYNQ-双核通信

发表于:09/09/2019 , 关键词: Zynq, 双核通信
今天,我们聊聊双核通信。双核通信的基础是已经建立好了双核工程,且配置完成。两个CPU之间传递数据,采用了共享内存,共享内存设置在OCM(On Chip Memory)内。