技术

基于FPGA的SPI协议实现

发表于：01/19/2020 , 关键词： FPGA, SPI
SPI——串行外围设备接口。是Motorola首先在其MC68HCXX系列处理器上定义的。SPI接口主要应用在EEPROM、FLASH、实时时钟，AD转换器以及数字信号处理器和数字信号解码器之间。SPI是一种高速，全双工，同步的通信总线，在芯片上只占用四根线（CS、MOSI、MISO、SCK），极大的节约了芯片的引脚。

如何使用Git进行Vivado工程的管理

发表于：01/19/2020 , 关键词： Git, Vivado
git有多好用我就不用多说了，可谓是程序员必备技能之一。对于一般的软件代码来说，只需把源文件进行git管理即可。但对于FPGA工程师来说，使用git多多少少有几个问题......

视频系列 35 - 糟糕！我的视频设计无法运行！这可如何是好？

发表于：01/17/2020 , 关键词： 视频
本篇博文并非技术类文章，但无疑是专为技术人员撰写的。完成几个项目之后，您心知肚明这些项目能够一蹴而就或多或少都掺杂些运气成分。您可能会遇到人为错误、事先未曾预料到的困难、甚至是超出您控制的问题（比如，源端 (source) 或接收端 (sink) 设备的问题）。

大家一致避免使用的锁存器为什么依然存在于FPGA中？我们对锁存器有什么误解？

发表于：01/16/2020 , 关键词： 锁存器, FPGA
在FPGA的设计中，避免使用锁存器是几乎所有FPGA工程师的共识，Xilinx和Altera也在手册中提示大家要慎用锁存器，除非你明确知道你确实需要一个latch来解决问题。而且目前网上大多数文章都对锁存器有个误解，我们后面会详细说明。

FPGA时序约束之Tcl命令的对象及属性

发表于：01/15/2020 , 关键词： FPGA, 时序约束
在前面的章节中，我们用了很多Tcl的指令，但有些指令并没有把所有的参数多列出来解释，这一节，我们就把约束中的Tcl指令详细讲一下。

视频系列 34：Video Frame Buffer IP 入门指南（含 Vitis 中的应用示例）

发表于：01/15/2020 , 关键词： Vitis, Buffer, 视频
Video Frame Buffer Read/Write IP 支持您将视频数据从存储器域（AXI4 存储器映射接口）迁移到 AXI4-Stream 接口，或反之亦然。

详解FPGA的四大设计要点

发表于：01/14/2020 , 关键词： FPGA
FPGA的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元（LE）。现在的FPGA不仅包含以前的LE,RAM也更大更快更灵活，管教IOB也更加的复杂，支持的IO类型也更多，而且内部还集成了一些特殊功能单元......

影响FPGA时序的进位链（Carry Chain），你用对了么？

发表于：01/14/2020 , 关键词： FPGA, 时序
在FPGA中我们写的最大的逻辑是什么？相信对大部分朋友来说应该是计数器，从最初板卡的测试时我们会闪烁LED，到复杂的AXI总线中产生地址或者last等信号，都会用到计数器，使用计数器那必然会用到进位链。

11 个最佳的 Python 编译器和解释器

发表于：01/13/2020 , 关键词： python
Python 是一门对初学者友好的编程语言，是一种多用途的、解释性的和面向对象的高级语言。它拥有非常小的程序集，非常易于学习、阅读和维护。其解释器可在Windows、Linux 和 Mac OS 等多种操作系统上使用。它的可移植性和可伸缩性等特性使得它更加容易被运用。

Zynq中PS的MIO中断

发表于：01/09/2020 , 关键词： Zynq, MIO寄存器
Zynq中断大致可分为三个部分，第一部分为SGI，软件生成的中断，共16个端口；第二部分为PPI，CPU私有外设中断，有5个；第三部分为SPI，共享外设中断，来自于44个PS端的IO外设以及16个PL端的中断。中间部分为GIC，也即中断控制器，用于对中断进行使能、关闭、掩码、设置优先等。

FPGA时序约束实战篇之多周期路径约束

发表于：01/09/2020 , 关键词： FPGA, 时序约束
多周期路径，我们一般按照以下4个步骤来约束：带有使能的数据；两个有数据交互的时钟之间存在相位差；存在快时钟到慢时钟的路径；存在慢时钟到快时钟的路径。

Zynq中PS的MIO操作

发表于：01/08/2020 , 关键词： Zynq, MIO寄存器
GPIO有4个BANK，注意与MIO的BANK区分。BANK0控制32个信号，BANK1控制22个信号，总共是MIO的54个引脚，BANK2和BANK3共能控制64个PL端引脚，每一组都有三个信号，输入EMIOGPIOI，输出EMIOGPIOO，输出使能EMIOGPIOTN，共192个信号。

FPGA时序约束实战篇之衍生时钟约束

发表于：01/08/2020 , 关键词： FPGA, 时序约束
约束衍生时钟 系统中有4个衍生时钟，但其中有两个是MMCM输出的，不需要我们手动约束，因此我们只需要对clk_samp和spi_clk进行约束即可。约束如下：

FPGA在AI应用中的优势

发表于：01/07/2020 , 关键词： FPGA, AI应用
随着人工智能和物联网技术的融合，AIoT（人工智能物联网）的概念应运而生，即AI（人工智能）+IoT（物联网）。目前，边缘AI正广泛应用于工业领域，这种技术可以为工业物联网边缘的多传感器分析和机器学习应用提供最低的时延、功耗和成本。在工业领域，当前热门的边缘AI应用包括工业机器人、智慧路灯、智能监控等。

FPGA设计中大位宽、高时钟频率时序问题调试经验总结

发表于：01/06/2020 , 关键词： FPGA设计
今天跟大家分享的内容很重要，也是我们调试FPGA经验的总结。随着FPGA对时序和性能的要求越来越高，高频率、大位宽的设计越来越多。在调试这些FPGA样机时，需要从写代码时就要小心谨慎，否则写出来的代码可能无法满足时序要求。