技术

PCIe发起的对Endpoint的访问应在Endpoint申请的BAR空间内，Endpoint申请BAR空间时申明了地址空间的大小，而Root Complex则根据实际情况决定从某个地址开始分配一段地址空间给Endpoint。

PL和PS的接口类型总共有两种——功能接口：AXI、EMIO、中断、DMA流控制、时钟调试接口；配置接口：PCAP、SEU、配置状态信号和Program/Done/Init信号。

一般基于FPGA的网络加速设计都会强调模型被压缩了多少以及FPGA上可以跑得多快，却很少集中于去改善精度。

所谓普通时序系统（共同时钟系统）就是指驱动端和接收端的同步时钟信号都是由一个系统时钟发生器提供。

硬件描述语言（verilog，systemVerilog，VHDL等）不同于软件语言（C，C++等）的一点就是，代码对应于硬件实现，不同的代码风格影响硬件的实现效果。好的代码风格能让硬件“跑得更快”，而一个坏的代码风格则给后续时序收敛造成很大负担。

时钟信号的处理是FPGA的特色之一，因此分频器也是FPGA设计中使用频率非常高的基本设计之一。一般在FPGA中都有集成的锁相环可以实现各种时钟的分频和倍频设计，但是通过语言设计进行时钟分频是最基本的训练，在对时钟要求不高的设计时也能节省锁相环资源。

在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端在0和1之间处于振荡状态，而不是等于数据输入端D的值。