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学会Zynq(14)UDP发送Hello World

发表于:07/19/2019 , 关键词: Zynq
本系列前面几篇介绍了lwIP的相关知识和官方给出的应用实例。从本文开始将进入“实操”阶段,详细介绍Zynq如何使用UDP和TCP两种协议进行通信。建议阅读本文前先了解lwIP相关知识,重复的内容在本文只会简单讲述。

Xilinx 7系列FPGA之MGT简介

发表于:07/15/2019 , 关键词: 7系列FPGA, MGT, 高速串行收发器
本篇作为xilinx 7系列FPGA简介篇的最后一篇,咱们来介绍MGT(Multi-gigabittransceiver)

Xilinx的COE文件格式有区别

发表于:07/12/2019 , 关键词: Xilinx, COE文件
Xilinx的FIR的COE文件应该是这样的: fileID = fopen('fir_h.coe','w'); fprintf(fileID,'%s\n%s\n','radix=10;','coefdata='); fprintf(fileID,'%.0f,\n',h); fclose(fileID); radix=10; coefdata=             -809... 阅读详情

学会Zynq(13)lwIP官方应用程序示例

发表于:07/09/2019 , 关键词: Zynq, XAPP1026, lwIP
XAPP1026中记录一些lwIP的应用程序示例和性能测试情况,不过提供的示例工程都是在几个Xilinx的官方板子中跑的。可能很多学生没有机会碰到这些板子。。。另外这份应用笔记使用的SDK 2014.3版本也比较老,那个版本lwip还没有直接集成到SDK中。本文将这份笔记其中比较有用的代码编写思路和性能测试结果部分摘取出来

Xilinx 7系列FPGA之电源简介

发表于:07/05/2019 , 关键词: 7系列FPGA,电源,FPGA供电
前几篇咱们说了FPGA内部逻辑,本篇咱们再聊一聊7系列FPGA的供电部分

学会Zynq(12)lwIP 1.4.1库的配置与使用

发表于:07/03/2019 , 关键词: Zynq, lwIP
lwIP是一个用于嵌入式系统的开源TCP/IP协议集,是一套可以独立运行的栈,无需依赖操作系统,但也可以与操作系统同时使用。lwIP提供了两套API(术语为A05PI),供用户选择: RAW API:直接访问核心的lwIP栈; Socket API:通过BSD socket风格的接口访问lwIP栈。

2019年工业物联网的8个趋势

发表于:06/28/2019 , 关键词: 工业物联网
在2019年,企业将利用工业制造领域的进步技术,并采取更大胆的措施来提高增长和运营效率。以下是2019年工业物联网的主要趋势和预测。

Xilinx 7系列FPGA之IO——FIFO篇简介

发表于:06/26/2019 , 关键词: 7系列FPGA, FIFO
前3篇咱们介绍了 SelectIO 逻辑资源,本篇咱们就聊一聊与SelectIO 逻辑资源水乳交融、相得益彰的另一个概念——IO_FIFO。1个IO_FIFO包括1个IN_FIFO 和1个OUT_FIFO,它是7系列FPGA新设计的IO专用FIFO,主要用于IOLOGIC(例如ISERDES、IDDR、OSERDES或ODDR)逻辑功能的扩展。

学会Zynq(11)RAW API的TCP和UDP编程

发表于:06/24/2019 , 关键词: Zynq, RAW-API
RAW API(有时称作native API)是一种事件驱动型的API,在没有操作系统的情况下使用。核心栈通过这个API完成不同协议间的交互。RAW API支持多种协议,下面介绍如何对TCP和UDP进行编程。在Xilinx平台中使用lwIP的RAW API,部分细节会有所不同,但大部分函数用法都一样。

Xilinx 7系列FPGA之SelectIO(3)——高级IO逻辑资源简介

发表于:06/19/2019 , 关键词: 7系列FPGA, SelectIO
本篇咱们来聊一聊高级的IO逻辑资源。所谓ISERDESE2模块,即Input serial-to-parallel converters。该模块的作用就是实现高速源同步输入数据的串并转换。所谓OSERDESE2模块,即output parallel-to-serial converters。该模块的作用就是实现高速源同步输出数据的并串转换。

为什么FPGA调试中双口RAM的读写冲突总是隐藏的很深很深?

发表于:06/18/2019 , 关键词: FPGA, RAM编写
双口RAM的读写冲突问题在FPGA调试中经常遇到......在初学FPGA调试中,常常为了所谓的省事,在写代码设计仿真阶段就忽略了双口RAM的读写冲突问题,导致在FPGA上板调试中浪费大量的时间。本文就针对以往出现的双口RAM读写冲突问题展开讨论,希望能够给大家提个醒。

学会Zynq(10)lwIP简介

发表于:06/17/2019 , 关键词: Zynq
从本篇开始,将花大量篇幅介绍Zynq在裸机环境下以太网的使用。裸机时最方便的就是使用SDK已经集成了的lwIP 1.4.1库,我们将先了解lwIP的相关知识,然后再以实例的方式学习TCP、UDP的程序设计方法。

Vivado设计锁定与增量编译(附工程)

发表于:06/13/2019 , 关键词: Vivado
为了某些端口信号的时序约束,可以采用Quartus工具把接口模块锁定在FPGA上的分配管脚的相应位置,这样在此基础上可以增加其它模块代码重新综合后,被锁定的接口模块是不会被改变的。这种方式在Vivado中也有,本文针对Vivado中实现的逻辑锁定和增量编译进行的工程实例介绍,文中有对应工程的下载地址。

FPGA中的时序约束--从原理到实例

发表于:06/11/2019 , 关键词: FPGA, 时序
FPGA中的时序问题是一个比较重要的问题,时序违例,尤其喜欢在资源利用率较高、时钟频率较高或者是位宽较宽的情况下出现。本文介绍时序分析的原理以及出现时序问题时一般的解决办法。

Xilinx7系列FPGA SelectIO篇(2)——IO逻辑资源简介

发表于:06/04/2019 , 关键词: 7系列FPGA, SelectIO
上篇咱们简单的说了I/O的电气特性,本篇咱们接着介绍I/O逻辑资源,先贴上两张图。图1为HPBANK的I/O模块,图2为HRBANK的I/O模块,两者区别在于后者无ODELAYE模块。