博客文章

FPGA时序技巧
星期四, 七月 19, 2018 - 10:36 围观: 65
FPGA写代码写久了需要点技巧。程序健壮性，稳定性很需要考虑。 比如说一个例子，把一个RAMA的数据写入另外一个RAMB中。 新手肯定是读一个写一个。关键问题是，RAM的厂家的IP读数据过程是会有一个时钟或者2个时钟延时问题。所以很多人写的代码如下： always @（clk...
通过SPI配置高速ADC接口
星期四, 七月 19, 2018 - 09:31 围观: 35
接着上一篇LVDS接口ADC，这篇讲它的SPI配置。SPI的时序图如下，一个三个信号，CSB片选低有效，SCLK时钟，SDIO数据。时钟下降沿发送数据，上升沿采样。然后就是跟厂商密切相关的定义了，这个每个厂商的芯片协议字都不一样，其实就是具体的比特代表的含义。 首位比特：1代表读，0代表写；...
嵌入式系统watchdog详解
星期二, 七月 17, 2018 - 10:48 围观: 66
嵌入式系统的工作常会受到外界电磁场的干扰，造成程序的跑飞，而陷入死循环，程序的正常运行被打断，会造成整个系统的陷入停滞状态，发生不可预料的后果，所以需要对嵌入式系统运行状态进行实时监测，便产生了一种专门用于监测嵌入式系统运行状态的芯片，称"看门狗"。 Linux 自带了一个watchdog 的实现...
人脑为何如此高效？比计算机究竟强在哪儿？
星期五, 七月 13, 2018 - 08:41 围观: 57
大脑是一个非常复杂的器官。人脑含有约1000亿个神经元，神经元之间的连接多达100万亿。人们常将人脑与另一套具有强大问题解决能力的复杂系统相比较：即数字计算机。人脑和计算机都含有大量基本单元，人脑中为神经元，计算机中为晶体管。这些基本单元都可组成复杂回路，处理电信号形式的信息。大体来看，...
Xilinx交叉编译链的安装及测试
星期二, 七月 10, 2018 - 10:27 围观: 145
需要说明的是: xilinx-arm-linux交叉编译链最后一个版本就是2011版本，之后的xilinx不再单独提供交叉编译链了，如果需要最新的，请安装SDK开发软件，之后再安装目录中查找，或者source setting.sh激活即可使用。 一、软件下载 网络上有很多人提供，...
Zynq Xilinx SDK下载与调试教程
星期五, 七月 6, 2018 - 09:44 围观: 233
一.新建HelloWorld工程 二、下载bitstream文件 1、点击vivado菜单栏上的File->Launch SDK，然后点击OK进入SDK界面： 2、点击SDK菜单栏上的Xilinx Tools->Program FPGA 点击Search...，...
Python入门（三）
星期四, 七月 5, 2018 - 14:07 围观: 170
继续跨这个还没跨完的门 在前两篇中主要是针对面向过程的编程，这一篇作为python入门的终结篇，主要讨论一下面向对象的编程以及文件IO和异常处理 一、面向对象编程 1.类和对象 例如int x ： 变量x是int类的一个对象，下面通过例子详细说明 #!/usr/bin/python2 class...
Zynq-7000 SoC — 勘误解决方法应对措施
星期三, 七月 4, 2018 - 15:26 围观: 191
Zynq-7000 生产勘误项目是（Xilinx 答复 47916）中所列项目的子集，通常包括由 Xilinx 和 Linux 社区实现的软件解决方法应对措施。 下表是每个生产勘误项目的状态。 注：第三方勘误项目（如 Arm）在（Xilinx 答复 55518）中列出。
Linux设备树语法详解
星期三, 七月 4, 2018 - 09:15 围观: 158
Linux内核从3.x开始引入设备树的概念，用于实现驱动代码与设备信息相分离。在设备树出现以前，所有关于设备的具体信息都要写在驱动里，一旦外围设备变化，驱动代码就要重写。引入了设备树之后，驱动代码只负责处理驱动的逻辑，而关于设备的具体信息存放到设备树文件中，这样，...
如何对Xilinx FPGA进行bit文件加密
星期二, 七月 3, 2018 - 11:41 围观: 234
项目终于搞完了，到了发布的关键节点，为了防止自己的心血被别人利用，最好对产品进行bit加密。 加密的优点 xilinx的V6和7全系列FPGA支持AES256加密，加密的好处： 1，可以防止别人回读或者对你的程序进行逆向； 2，防止更改烧写的bit文件。 如果仅仅是防止回读，...
Zynq-Linux移植学习笔记（二十六）——PCIE端节点通过DMA访问内存失败问题解决
星期一, 七月 2, 2018 - 15:03 围观: 222
1、背景介绍 局部硬件简图如下： 如上图所示，ZYNQ中使用了AXI_PCIE IP核，作为PCIE RC节点，交换芯片作为PCIE EP节点，两者之间通过PCIE总线相连。ZYNQ通过PCIE配置交换芯片，实现路由配置和转发等功能。 2、问题描述 Linux启动后能枚举到交换芯片，...
Xilinx中使用JESD204 IP core的证书
星期一, 七月 2, 2018 - 10:38 围观: 152
JESD204B协议是目前高速AD,DA通用的协议。对于基带使用FPGA用户来说，Xilinx品牌的FPGA使用更为常见。Xilinx提供了JESD204的IP core，设计起来比较方便。 一般来说，物理层的JESD204 PHY IP core是免费的，但是上层的JESD204 IP...
为什么CAPI快
星期四, 六月 28, 2018 - 09:40 围观: 183
加速器和CPU可以共享相同的有效内存，这样就可以对数据直接进行加速，例如先通过CPU进行处理，然后加速器直接对预处理的数据进行加速。 AFU MMIO space can be mapped into the current process memory, and AFUs can be...
Zynq-7000 SoC、DDR — LPDDR2 动态时钟停止重启太快
星期四, 六月 21, 2018 - 15:15 围观: 222
描述 在没有内存事务处理执行以及如果接收到内存请求重启时钟时，用户可通过编程 LPDDR2 控制器来停止 DRAM 时钟。 当事务处理队列为空时，该控制器会适当停止时钟，但在时钟重启时，控制器会迅速发布 DRAM 事务处理。它无法识别 tXP 时序参数值。 要么不使用 LPDDR2 时钟停止特性...
petaLinux常用命令汇总
星期四, 六月 21, 2018 - 13:47 围观: 217
1 Create a new project from a reference BSP file. $ petalinux-create -t project -s 用于从官方下载的BSP中抽取数据产生工程。 2 Create a new project based on the...
关于Vivado几个参数的设置
星期三, 六月 20, 2018 - 09:52 围观: 250
有时候，我们希望从windows的命令行或命令控制台中启动或调用vivado设计套件的各个工具，同时也希望每次新建vivado工程时能自动帮我们指定相应的工程目录（而不是每次都要指定工程目录），这就需要我们稍微设置几个简单的参数，下面一一道来。 一、设置环境变量...
Zynq轻量级以太网控制器LWIP传输速度优化
星期二, 六月 19, 2018 - 14:44 围观: 507
在sdk中选择lwip模板，编译调试可轻松连接成功并进行通信，模板中代码完成的任务是client给server发什么，server就会回复什么。 但是传输速度非常低下，只有50KB左右，所以需要改进速度，修改lwip BSP中的设置参数可明显改进传输速度，默认BSP参数是：...
AXI总线协议时序
星期二, 六月 19, 2018 - 09:59 围观: 264
由于ZYNQ架构和常用接口IP核经常出现 AXI协议，赛灵思的协议手册讲解时序比较分散。所以笔者收藏AXI协议的几种时序，方便编程。 1>AXI_LITE协议： （ 1） 读地址通道， 包含ARVALID, ARADDR, ARREADY信号； （ 2） 读数据通道， 包含RVALID,...
Xilinx OLOGIC 资源
星期一, 六月 11, 2018 - 10:28 围观: 344
OLOGIC块在FPGA内的位置紧挨着IOB，其作用是FPGA通过IOB发送数据到器件外部的专用同步块。OLOGIC 资源的类型有OLOGIC2(位于HP I/O banks)和OLOGIC2(位于HR I/O banks)。在本文的下述论述中，除非特殊说明，...
读zynq_ebook笔记知识点（三）
星期二, 六月 5, 2018 - 09:58 围观: 290
作者：llc1991 第十一章：硬件/软件划分 FPGA 可编程逻辑适合解决那种能高效地划分为多道并行任务的问题。由于可编程逻辑固有的并行执行方式，多个运算可以被同时处理，用比串行处理更短的时间计算出最终的结果。FPGA 实现的例子应用包括数字过滤计算、波束形成和图像处理。...