博客 | 电子创新网赛灵思社区

ZynqNet解析（七）实现于BRAM上的Cache

发表于：03/21/2019 , 关键词： ZynqNet, BRAM

背景：我们需要仿照ZynqNet的模式构造卷积的IPcore用于FPGA的优化。目的：搞懂zynqNet的cache的实现。

FPGA实践教程（八）PS与PL共享DDR

发表于：03/20/2019 , 关键词： FPGA实践教程, DDR

很多时候需要PS与PL共享DDR作为global memory，例如卷积之中，PS将weight in与feature写入DDR，然后PL调用DDR进行运算，再将结果写入DDR进行下一次迭代。

Vivado使用技巧（30）：使用时序约束向导

发表于：03/19/2019 , 关键词： Vivado, 时序约束

利用该向导可以快速地完成时序约束。时序约束向导会分析网表、时钟网络的连接和已存在的时序约束，给出一些缺少的时序约束的建议。时序约束向导的前11页按照3个目录给出不同种类的时序约束，下表给出一个大致介绍

ZYNQ SOC 入门基础（二）MIO 实验

发表于：03/18/2019 , 关键词： Zynq, GPIO

ZYNQ7000 系列芯片有54个MIO（multiuse I/O），它们分配在ＧPIO的Bank0和NBank1 隶属于PS的部分，这些IO与PS直接相连。不需要添加引脚约束，MIO信号对PL部分是透明的，不可见。所以对MIO的操作可以看是对纯PS的操作

FPGA实践教程（七）运用IPcore调用DDR

发表于：03/15/2019 , 关键词： FPGA实践教程, DDR

目的：直接运用IPcore调用DDR

Vivado使用技巧（29）：约束功能概述

发表于：03/12/2019 , 关键词： Vivado, XDC, 设计约束

设计约束就是定义编译过程中必须满足的需求，只有这样才能保证在板子上工作时功能正确。但不是全部约束在所有过程中都会使用，比如物理约束只用在布局和布线过程中。Vivado工具的综合和实现算法时时序驱动型的，因此必须创建合适的时序约束。我们必须根据应用需求选择合理的约束，过度约束或约束不足都会造成问题

ZYNQ SOC 入门基础（一）：Hello World 实验

发表于：03/11/2019 , 关键词： Zynq, Hello-World

ZYNQ是一款SOC芯片，其最突出的功能就是其内部包含了一个双核的Cortex_A9内核。从本节开始，进行ZYNQ的SOC学习。

基于FPGA的数字表示

发表于：03/08/2019 , 关键词： FPGA

在FPGA系统中有两个基本准则非常重要，分别为：数字表示法和代数运算的实现。本博文主要介绍数字表示。

赛灵思的功耗预算

发表于：03/07/2019 , 关键词：功耗预算

对于设计前的功耗预算：对于方案初始芯片选型时，如果方案对于功耗有很大要求，那么第一步就是要进行芯片的功耗进行预估和评价，从而判断该片是否符合方案要求，当然选型时不光看功耗，也要看资源

Vivado使用技巧（28）：支持的Verilog语法

发表于：03/06/2019 , 关键词： Vivado, Verilog

复杂的电路设计通常使用自顶向下的设计方法，设计过程中的不同阶段需要不同的设计规格。比如架构设计阶段，需要模块框图或算法状态机（ASM）图表这方面的设计说明。一个框图或算法的实现与寄存器（reg）和连线（wire）息息相关。Verilog便具有将ASM图表和电路框图用计算机语言表达的能力，本文将讲述Vivado综合支持的Verilog硬件描述语言