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关于7系列FPGA LVDS和LVDS_25 I/O Bank兼容问题

我们在设计外设和Xilinx 7系列FPGA互联时，经常会用到LVDS接口。如何正确的保证器件之间的互联呢？本博文整理了Xilinx官方相关技术问答

1 天 23 小时 以前 | 7系列FPGA, LVDS

在用vivado开发过程中，经常vio调试核，如果要vio输出信号较多，并且信号触发顺序需要控制时，每次通过手动输入就有些麻烦

2 天 1 小时 以前 | Tcl脚本, Vivado

Vivado中BRAM IP核是经常会用到的，而一种比较简便的给RAM赋初值的方式就是通过一个coe文件进行加载，那么如何用matlab来产生这样一个可直接使用的coe文件呢？

2 天 1 小时 以前 | BRAM

Block_RAM应该是每个FPGA开发者经常遇到的，其作为一种固定资源存在于FPGA中，针对xilinx的BRAM，正常通过vivado的IP Core Generator得到

2 天 23 小时 以前 | Tcl脚本, FPGA

本文将告诉你：对于小型设计，要如何编写一个高效率的testbench。

3 天 1 小时 以前 | Testbench, XAPP199

之前很早就听说了FSMC接口用于MCU与FPGA之间的通讯。最近使用的一款MCU与FPGA之间通讯，FPGA模拟成NAND Flash作为Memory让MCU读写

4 天 8 分钟 以前 | NAND Flash, FSMC

我们将介绍使用 Vivado 硬件管理器对开发板闪存进行编程的步骤。

4 天 1 小时 以前 | Vivado, 硬件管理器

CLB实际上是四种基本元素的集合----查找表LUT，进位链CARRY4，多路选择器Multiplexer以及存储单元FF。

5 天 1 小时 以前 | FPGA, CLB

Xilinx Platform Cable USB II无论是官方的DLC10，还是第三方的DLC9均无法识别，表现为以下几种

6 天 1 小时 以前 | DLC10

FPGA底层的CARRY4本质上就是用来实现最基本的加、减法运算的，在了解CARRY4之前，我们需要对1bit以及多bit的二进制加法及其FPGA实现做一个了解。

1 周 2 天 以前 | FPGA, CARRY4

今天给大家介绍一下FPGA上部署深度学习的算法模型的方法以及平台。希望通过介绍，算法工程师在FPGA的落地上能“稍微”缓和一些，小白不再那么迷茫。

1 周 2 天 以前 | 深度学习, FPGA

电机在各种工业、汽车和商业领域应用广泛。电机由驱动器控制，驱动器通过改变输入功率来控制其转矩、速度和位置。

1 周 2 天 以前 | FPGA, 电机控制

本人比较喜欢Xilinx家的东西，这里就讲一讲Xilinx家的MIPI方案。这里以普通7系列作为讨论的对象， X家高端的KU+/MPSOC+有已经可以直接支持MIPI接口的IO了。

1 周 3 天 以前 | FPGA, MIPI

Xilinx 用于程序固化的MCS文件虽然是以.mcs后缀命名，但其本质是hex文件，把后缀改成.hex后，可以直接使用文件工具打开，符合Intel-HEX文件格式。

1 周 3 天 以前 | MCS, HEX

RAM是Random Access Memory的首字母缩写。它是一种主存储器，用于存储当前正在使用的信息。信息可以是正在处理的数据或程序代码。

1 周 4 天 以前 | FPGA, DRAM