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Vivado综合属性SRL_STYLE怎么用?
本文将详细介绍SRL_STYLE的工作原理、可选值及其在实际设计中的应用代码示例。
2024-03-19 |
Vivado
FPGA 上使用 SVM 进行图像处理
面部识别是一个经常讨论的计算机科学话题
2024-03-19 |
FPGA
,
图像处理
,
SVM
如何获取FPGA的device DNA?(含源码)
本文将带你深入了解如何获取FPGA的Device DNA。
2024-03-18 |
FPGA
,
Device-DNA
Xilinx 7系列FPGA DDR控制器——mig使用总结(管脚分配)
在一个需要使用DDR的FPGA项目开始的时候,都会遇到DDR的管脚分配
2024-03-18 |
7系列FPGA
,
DDR控制器
,
管脚分配
Vivado中IP什么情况下要用OOC综合方式?
在vivado中IP有两种综合方式“Global”和“out of context”
2024-03-15 |
Vivado
,
OOC综合
,
IP
Verilog描述电路的三种方式(结构化、数据流和行为化)
那么到底该如何描述电路?Verilog提供了3种不同的方式
2024-03-14 |
Verilog
,
HDL
【FPGA图像处理实战】- YUV444与YUV422互转
本文将详细介绍YUV颜色空间、常见的存储方式
2024-03-14 |
图像处理
,
FPGA
,
YUV444
什么是5G NTN?
随着卫星互联网技术的发展,5G NTN正在成为新一代星地融合通信技术。
2024-03-14 |
3GPP
,
5G
一文详解ADC的关键性能指标
目前,用来量化ADC动态性能的六个技术指标分别为SINAD
2024-03-13 |
ADC
FPGA中降低时钟skew的几种方法
首先哪些因此会导致时钟skew过大呢?
2024-03-13 |
FPGA
,
时钟
UltraScale系列在时钟架构上的升级
UltraScale架构的设备在时钟架构上有显著的创新
2024-03-12 |
UltraScale
vivado如何生成一个模块的带原语的网表
有时候我们想生成一个网表文件,但vivado默认是会生成一个dcp的文件
2024-03-11 |
Vivado
,
网表
基于CNN的图像超分辨率
本文介绍对超分辨率卷积神经网络 (SRCNN) 的三种实现方式
2024-03-11 |
CNN
Xilinx 7系列FPGA DDR控制器——mig使用总结(IP生成)
Xilinx的DDR控制器——mig core在FPGA的设计中还是一个比较大的话题
2024-03-11 |
7系列FPGA
,
DDR控制器
当代FPGA高层次综合的成果、机遇和挑战(一) - 深度学习篇
本文介绍高层次综合HLS在深度学习领域中取得的成果
2024-03-08 |
FPGA
,
高层次综合
,
深度学习
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