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Verilog HDL中阻塞与非阻塞赋值

发表于:11/21/2019 , 关键词: ​Verilog-HDL, 阻塞赋值
阻塞赋值:前面语句执行完,才可执行下一条语句;即:前面语句的执行(b=a)阻塞了后面语句的执行(c=b)。即:always块内,2条语句顺序执行。

PCIE知识点:non-posted事务和posted事务

发表于:11/20/2019 , 关键词: PCIe
Non-posted(非转发)事务和-posted(转发)事务都是PCIE TLP(事务层包)类型。Non-posted TLP有返回TLP,而posted事务没有返回。记忆技巧:非转发事务非要返回。本文中说的事务指的是PCIE事务层TLP。

FPGA图像处理(5)基础功能:双线性插值(原理)

发表于:11/19/2019 , 关键词: 图像处理
双线性插值是常用的插值算法,是许多图像处理算法的组成部分。双线性插值由包围当前目标像素点的4个像素点的数值通过与当前像素点的相对位置偏移进行插值计算。

学习笔记3:HDL高级设计技术

发表于:11/18/2019 , 关键词: HDL
根据综合工具设计FPGA:很多综合工具都有特殊的算法,取决于不同的目标器件,执行不同的约束和编译选项,在创建FPGA设计之前,设计者应该充分了解所用的综合工具如何处理设计。

FPGA静态时序分析简单解读

发表于:11/15/2019 , 关键词: FPGA, 静态时序分析
任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式,老实说很晦涩,而且总能看到不同的版本,内容又不那么一致,为了彻底解决这个问题,我研究了一天,终于找到了一种很简单的解读办法,可以看透它的本质,而且不需要再记复杂的公式了。

FPGA时序分析的几个重要参数(Tpd Tsu Thold Tco)

发表于:11/14/2019 , 关键词: FPGA, 时序分析
传播延时,即I/O管脚输入到非寄存器输出延时。信号从任何一个I/O脚输入,通过一个宏单元内的组合逻辑后,从另一个管脚输出,所需要的时间。范围:5~12ns。

FPGA基础设计:Verilog数据类型和表达式

发表于:11/13/2019 , 关键词: FPGA设计, Verilog
Verilog HDL中数据类型的作用是表示硬件中的数据存储和传输,总体上数据类型可以分为两类,代表不同的赋值方式和硬件结构。

学习笔记2:Xilinx FPGA的结构和分类

发表于:11/12/2019 , 关键词: Xilinx FPGA
目前主流的FPGA都采用基于SRAM工艺的查找表结构,也有一些军品和宇航级FPGA采用Flash或者熔丝与反熔丝工艺的查找表结构。

FPGA图像处理(4)基础功能:二维卷积滤波

发表于:11/11/2019 , 关键词: FPGA, 图像处理
二维卷积是常用的图像处理算法,即图像滑窗内的并行数据按滑窗内的坐标与卷积核函数对应坐标的参数相乘后,将所有乘法积值相加得到卷积滤波结果。

FPGA基础设计:Verilog常数赋值、字符串、标识符

发表于:11/08/2019 , 关键词: FPGA设计, Verilog
按照Verilog 2005的标准:0-9、a-f、z、x称作数字位(digit);表示数字正负的’+‘和’-‘视作一元操作符(unary operator);常说的二进制、八进制、十进制、十六进制称作数字的基(base);其在Verilog中的表示’b’、‘o’、‘d’、'h’称作基格式(base format)字符;表示常数的bit数称作size。

学习笔记:xilinx fpga设计流程

发表于:11/07/2019 , 关键词: Xilinx, FPGA设计
输入设计:通过文本编辑器(.v文件),或者核生成器、或者原理图输入一个设计(.v文件)

FPGA图像处理(3)基础功能:二维缓冲

发表于:11/06/2019 , 关键词: 二维缓冲, FPGA, 图像处理
二维缓冲的功能是将串行的像素点数据转化为并行的多个像素点的滑窗,将滑窗内的坐标中心点作为当前并行数据对应的像素点,一般用于插值计算或者二维卷积。

FPGA基础设计:双口RAM乒乓操作

发表于:11/05/2019 , 关键词: FPGA, 双口RAM
双口RAM经常用于跨时钟域处理,且比FIFO灵活性更大。本文给出一个具体的设计实例,让大家理解双口RAM在跨时钟域处理中乒乓操作的用法。

FPGA图像处理(2)基础功能:数据类型转换

发表于:11/04/2019 , 关键词: FPGA, 图像处理
图像处理算法在 sysgen 中实现,大多使用定点整数计算,并且为了与图像算法原理一致,定点整数也仅限于无符号整数。

总结五个面试中经常会遇到的FPGA基本概念

发表于:11/01/2019 , 关键词: FPGA
什么是Setup 和Holdup时间?什么是竞争与冒险现象?解决办法?如何解决亚稳态?说说静态、动态时序模拟的优缺点、用VERILOG写一段代码,实现消除一个glitch。