博客文章

星期五, 六月 23, 2017 - 16:30 围观: 77

在对zynq进行Linux驱动开发时，除了需要针对zynq内ARM自带的控制器适配驱动外，还需要对zynq PL部分的IP核进行驱动开发。对于ARM来说，zynq PL部分的IP核就是一段地址空间，这段地址空间包含了该IP的一系列寄存器，ARM操作该IP核的寄存器也就是操作这段地址空间，...

Vivado FIR IP使用方法

星期五, 六月 23, 2017 - 15:56 围观: 47

在matlab中使用fdatool设计自己想要的数字滤波器，然后保存文件为.coe文件。在vivado中调用FIR IP核，在Select Source处，选择COE File。在Filter Type中可以选择插值，抽取等选项。 Number of Channels 和Number of...

硬件工程师必知的几十个电路设计问答

星期二, 六月 20, 2017 - 09:17 围观: 210

一、下面是一些基本的数字电路知识问题 (1) 什么是 Setup 和 Hold 时间？答：Setup/Hold Time 用于测试芯片对输入信号和时钟信号之间的时间要求。建立时间(Setup Time)是指触发器的时钟信号上升沿到来以前，数据能够保持稳定不变的时间。...

Python计算机视觉工具安装

星期一, 六月 19, 2017 - 11:21 围观: 139

由于刚刚接触Python没多久，对于python软件安装较生疏，但近想学习利用Python处理计算视觉，故着手安装各种包，遇到一些，经过查询相关资料，最终解决了，故总结了此篇博客。 PIL安装使用 PIL（图像处理类库）提供了通用的图像处理功能，以及大量有用的基本图像操作，比如图像缩放、裁剪。、...

Vivado内coe系数文件

星期五, 六月 16, 2017 - 13:51 围观: 144

本文主要介绍Vivado的三类coe文件： fdatool生成的FIR系数文件特殊要求的FIR系数文件导入RAM的coe文件 fdatool生成的FIR系数文件 fdatool可以设计滤波器，在对系数定点后可以直接生成FIR的coe文件，假设定点后的滤波器如下图所示：...

Xilinx的RGMII 的PHY层逻辑设计

星期四, 六月 15, 2017 - 14:32 围观: 118

今天讲解是RGMII的FPGA设计。因为这边文章主要是用XILINX的约束工具，所以标记为XILINX，其实你用altera平台也可以的。设计分为2部分，一部分讲解MDIO操作和IEE802.3寄存器要求。另外一部分主要讲解PHY层的软件设计。 RGMII是千兆网总线，...

Python编程风格

星期四, 六月 15, 2017 - 11:30 围观: 119

大多数语言可以写（格式化）作几种不同的风格。有些比其它的更好度。让代码对别人更容易读是个好想法，养成良好的编码风格对此很有帮助。一个高度可读，视觉友好的编码风格如下： 1）使用4空格缩进，而非TAB。在小缩进（可以嵌套更深）和大缩进（更易读）之间，4空格是一个很好的这种。TAB引发了一些混乱，...

Vivado 2017.1模块连接

星期三, 六月 14, 2017 - 11:31 围观: 156

作者： East FPGA那点事儿最近xilinx发布了vivado2017.1，不仅仅增加了很多新的KU+ ZU+ VU+器件，还有很多功能很方便，比如通用的模块连接。通常在较大的设计中，工程师都需要很长时间来做顶层的模块连接，这样做需要很大的工作量还容易出错，大的设计顶层连接通常上千行代码。...

基于Vivado调用ROM IP core设计DDS

星期三, 六月 14, 2017 - 11:04 围观: 126

DDS直接数字式频率合成器（Direct Digital Synthesizer）下面是使用MATLAB生成正弦波、三角波、方波的代码，直接使用即可。 t=0:2*pi/2^12:2*pi y=0.5*sin(t)+0.5; r=ceil(y*(2^8-1)); %将小数转换为整数，...

Zynq Linux系统软件模拟器Xilinx/QEMU

星期二, 六月 13, 2017 - 15:35 围观: 105

Xilinx基于QEMU系统模拟器Xilinx/QEMU可用于模拟运行Zynq Linux的运行与调试。其使用可以是: （1）利用GitHub上的Xilinx/QEMU源代码进行编译得到QEMU软件模拟器（2）利用Xilinx提供的PetaLinux工具包，...

七步带你认识计算机视觉（Computer Vision）

星期一, 六月 12, 2017 - 10:14 围观: 142

计算机视觉（Computer vision）是一门研究如何使机器“看”的科学，更进一步的说，就是指用摄影机和计算机代替人眼对目标进行识别、跟踪和测量等机器视觉，并进一步做图像处理，用计算机处理成更适合人眼观察或进行仪器检测的图像。学习和运算能让机器能够更好的理解图片环境，...

PCIe to AXI Translation——PCIe 内存空间到AXI内存空间的转换

星期四, 六月 8, 2017 - 10:05 围观: 124

UltraScale系列芯片包含PCIe的Gen3 Integrated Block IP核在内的多种不同功能的IP核都会有一页设置为PCIe：BARs，设置IP核的Base address register 的相关参数，如图1所示：图1 PCIe:BARs 配置图

pg085：AXI4-Stream infrastructure

星期三, 六月 7, 2017 - 10:21 围观: 126

前言： pg085-axi4stream-infrastructure.pdf 这篇文档，所介绍不仅仅是 AXI4-Stream Switch 一个IP核，而是分别对下图所示的几个IP核进行了说明，阅读时需要区分。另外，在这些IP核中，数据传输的基本单位是传输（transfer），...

Zynq - PS QSPI 驱动器从线性模式转换至 I/O 模式出现的问题

星期二, 六月 6, 2017 - 15:34 围观: 98

在编程一对采用并行模式连接的 QSPI Flash ROM 时，会出现以下问题。在使用函数 XQspiPs_SetOptions()（文件 xqspips_options.c 中）在线性模式与 I/O 模式间转换时，XQSPIPS_LQSPI_MODE_OPTION 将覆盖...

Zynq UltraScale+ MPSoC ZCU102 评估套件 - Maxim 集成功耗控制器重编程

星期二, 六月 6, 2017 - 14:13 围观: 109

Zynq UltraScale+ MPSoC ZCU102 评估套件使用 MAX15301 及 MAX15303 PMBus 稳压器以及 MAX20751E 主控基于 Maxim PMBus 的电源系统。 MAX20751E 器件可进行重新编程，仅限 4 次。如果在 ZCU102...

Zynq的PL与PS之间的数据传输

星期一, 六月 5, 2017 - 11:17 围观: 257

作者：高视文章来源：FPGA2嵌入式微信公众号 1. PS与PL之间传输接口 PS和PL部分的连接时通过EMIO和AXI总线连接通信。其中，一共9个双向读写的通信的AXI端口，他们分别是： 1）M_GP0 &M_GP1 2）S_GP0 &S_GP1...

对比Vivado 2017.1和Vivado 2016.4 的性能测试分享

星期五, 六月 2, 2017 - 11:39 围观: 254

作者： Plunify全球团队此篇文章里，我们将通过使用InTime来检验Vivado 2017.1和Vivado2016.4之间的性能对比。概要：分别进行了3个Vivado 2017.1对Vivado2016.4的性能测试。总体而言，Vivado 2017.1比Vivado2016....

嵌入式系统开发中驱动程序设计的5个窍门

星期三, 五月 31, 2017 - 09:53 围观: 165

作者：Jacob Beningo 在嵌入式系统的开发中，驱动程序的设计和实施是一个关键组成部分，是满足系统实时性需求的关键。本文由资深嵌入式软件开发专家Jacob Beningo撰写，总结了设计驱动程序开发者应该掌握的五个技巧。每一个嵌入式应用软件都会在某些时候访问最底层的固件和进行一些硬件控制...

AXI4-Stream协议总结

星期五, 五月 26, 2017 - 06:09 围观: 209