博客文章

搭建Zedboard交叉编译环境
星期三, 一月 17, 2018 - 16:43 围观: 3
2018年以后的人工智能软硬件和应用将如何发展?
星期三, 一月 17, 2018 - 09:23 围观: 34
一文了解Zynq里面的AXI总线
星期二, 一月 16, 2018 - 11:03 围观: 61
TMDS编码算法分析(2)
星期一, 一月 15, 2018 - 10:31 围观: 85
Vivado综合设置选项分析:-flatten_hierarchy
星期一, 一月 15, 2018 - 09:18 围观: 63
xilinx的aix4-stream总线设计技巧
星期五, 一月 12, 2018 - 10:13 围观: 112
FPGA上实现HDMI(1)
星期五, 一月 12, 2018 - 09:43 围观: 157
关于Vivado HLS 的三大误读
星期三, 一月 10, 2018 - 10:43 围观: 142
Xilinx Serdes时钟纠正clock correction
星期一, 一月 8, 2018 - 11:00 围观: 90
FPGA基础设计(四):IIC协议
星期五, 一月 5, 2018 - 11:21 围观: 147
Zynq 7015 linux跑起来之SD分区并放入对应的文件
星期四, 一月 4, 2018 - 10:08 围观: 96
Xilinx Serdes通道绑定channel bonding
星期三, 一月 3, 2018 - 10:23 围观: 104
FPGA基础设计(三):UART串口通信
星期二, 一月 2, 2018 - 10:15 围观: 213
Xilinx 高速收发器Serdes深入研究
星期四, 十二月 28, 2017 - 09:33 围观: 180
FPGA基础设计(二):PS2键盘控制及短按、长按
星期二, 十二月 26, 2017 - 09:44 围观: 183
JESD204B 参数理解
星期一, 十二月 25, 2017 - 10:12 围观: 164
Zynq 7015 linux跑起来之导入之BOOT.bin生成
星期五, 十二月 22, 2017 - 09:31 围观: 147
FPGA基础设计(一):VGA显示方法(文字、图形、波形)的全方面解析
星期四, 十二月 21, 2017 - 09:38 围观: 471
如何解决AXI STREAM 时钟频率与是系统时钟频率不一样的问题
星期四, 十二月 21, 2017 - 09:20 围观: 272
Xilinx IP核配置,一步一步验证Xilinx Serdes GTX最高8.0Gbps
星期三, 十二月 20, 2017 - 14:10 围观: 320