博客文章

ZYNQ 高速接口系列（一） PCIe接口
星期五, 九月 21, 2018 - 10:19 围观: 49
PCIe 学习笔记 一、PCIe概况 随着现代处理器技术的发展，使用高速差分总线替代并行总线已是大势所趋。与单端并行信号相比，高速差分信号可以使用更高的时钟频率，从而可以使用更少的信号线达到更高的通讯速度。PCIe总线解决了PCI总线的不足，它的发展将取代PCI成为新型的数据总线，...
Vivado使用技巧（17）——创建IBIS模型
星期五, 九月 21, 2018 - 09:25 围观: 27
IBIS模型概述 IBIS是一种器件模型标准，允许使用行为模型进行开发，这些行为模型描述了器件内部互联的信号。IBIS模型保留专用的电路信息，不像SPICE这种结构化模型，IBIS模型是基于测量或电路仿真得到的 V/I曲线数据。 每个IOB标准都有IBIS模型，器件的所有I/...
利用ZYNQ SOC快速打开算法验证通路（1）——MATLAB浮点数与定点二进制补码互转
星期四, 九月 20, 2018 - 10:44 围观: 56
作者：没落骑士 最近本人一直在学习ZYNQ SOC的使用，目的是应对科研需要，做出通用的算法验证平台。大概思想是：ZYNQ PS端负责与MATLAB等上位机数据分析与可视化软件交互：既可传输数据，也能通过上位机配置更新硬件算法模块配置寄存器内容，同时可计算分析PL端算法实现性能指标。...
MPSOC之3——centos环境配置及petalinux安装及使用
星期四, 九月 20, 2018 - 09:23 围观: 32
作者：liuwanpeng ubuntu虽然能正常安装，但是build时会出现闪退情况，闪退后一切归零，没啥错误提示，改用centos来安装petalinux。 0.环境 vmware pro 14，centos 7.3 petalinux 2017.2 1.petalinux安装环境配置...
Vivado HLS 入门实验
星期三, 九月 19, 2018 - 14:26 围观: 69
当我们安装好Vivado 的时候，也同时装好了Vivado HLS.。 这是个什么东西？我就有一种想一探究的感觉。网上一查，Vivado High-Level Synthesis。学习了一段时间的Zynq 7000， 找了一个HLS的教程，就开始了如下入门实验，体验高级语言综合设计IP。...
学会System Generator（18）——音频信号采集与输出
星期三, 九月 19, 2018 - 09:13 围观: 64
本文是该系列的第18篇。数字信号处理的内容博大精深，音频信号处理、数字图像处理、雷达信号处理等等都属于DSP系统。从本文开始将记录一些简单的音频信号处理算法在System Generator中的实现方法。本文将介绍如何搭建音频信号的采集与输出模型。 音频信号基础概念 音频信号属于一维信号，...
Xilinx ZYNQ 7000+Vivado2015.2系列（一）——流水灯（纯PL）
星期二, 九月 18, 2018 - 11:19 围观: 61
作者： ChuanjieZhu 前言： 学习Xilinx的ZYNQ 7000系列，用的板子是zc702（注意不是zedboard），SOC型号是xc7z020。虽然设计思路一样，但不同的套件引脚和io标准是有区别的，zc702评估板的的外观图如下，可以对照下自己的板子： 作为入门体验，...
MPSOC之2——ubuntu环境配置及petalinux安装
星期二, 九月 18, 2018 - 10:32 围观: 64
作者：liuwanpeng MPSOC的linux开发需要使用petalinux，选择Ubuntu操作系统。 1.Ubuntu 1.1. Ubuntu安装 版本16.04.03 vmare版本：12.0 安装时注意选择“稍后安装”，否则是阉割版。另外，有个界面显示“删除整个磁盘”指的是虚拟机的磁盘...
MPSOC之1——overview、开发板、工具
星期五, 九月 14, 2018 - 10:23 围观: 144
作者：liuwanpeng 1.MPSOC overview MPSOC是xilinx公司推出的新一代集成SOC，比ZYNQ厉害了一个等级。 熟悉一个芯片，不能一头扎进详细的数据手册，应该从overview开始大概了解，然后浏览user manual的前几章，具体外设用时细读。 文档：ds891-...
Vivado使用技巧（16）——SSN转换噪声分析
星期五, 九月 14, 2018 - 09:11 围观: 113
SSN概述 SSN（Simultaneously Switching Noise）分析可以估计I/O Bank中管脚在同时转换输出状态时对其它输出端口造成的干扰。这是一个常见的问题，许多总线有大量的位宽，当总线数据有多位同时变化时，很容易在其它I/O上产生噪声。...
学会System Generator（17）——转置型FIR滤波器设计
星期三, 九月 12, 2018 - 10:54 围观: 117
本文是该系列的第17篇。上一篇介绍了使用低层次封装的block搭建直接型FIR滤波器结构的方法，对设计进行时序分析，并将设计流水线化来提高系统的工作频率。转置型FIR滤波器是一种由直接型FIR滤波器变换而来的结构，在几乎相同的结构下有着更好的性能，本文将对此做介绍。 转置型FIR滤波器...
Vivado使用技巧（15）——DRC设计规则检查
星期一, 九月 10, 2018 - 10:53 围观: 125
在I/O和时钟规划之后，需要验证设计以确保其满足设计需求。Vivado提供了两种验证途径：DRCs用来检查设计违反规则情况；SSN分析用来估计转换噪声等级。本文将介绍DRCs，本系列第16篇介绍了SSN分析。 运行DRCs DRCs可以说是管脚规划中最严苛的一个步骤，DRCs会使用一套设计检查项（...
学会System Generator（16）——流水线设计方法详解
星期五, 九月 7, 2018 - 14:48 围观: 116
本文是该系列的第16篇。流水线（pipeline）是FPGA设计中经常提到的一种技巧，通过消耗更多的资源来提升系统的运行速度。本文将以FIR滤波器的设计为主题，详细介绍如何把一个设计“流水线化”，并进行时序分析体会流水线设计带来的好处。 流水线 这里先用通俗易懂的语言描述一下流水线设计思想。...
PCIe学习（三）——PCIe DMA关键模块分析之二
星期二, 九月 4, 2018 - 11:45 围观: 200
简介 这是学习PCIe DMA传输的第二篇博客，在前一篇中叙述了PCIe DMA传输的部分基础知识，并且较为详细的分析了接收引擎的各个状态，这里接着分析第二个关键模块：发送引擎（BMD_64_TX_ENGINE.v）。 软件：VIVADO2017.4 第一步：模块功能分析...
学会System Generator（15）——三种数控振荡器设计方法
星期二, 九月 4, 2018 - 09:31 围观: 99
本文是该系列的第15篇。数字控制振荡器（NCO）是FPGA中常用的一个模块，在《FPGA数字信号处理系列》第一篇就对其做了相关介绍。System Generator中的block大致可以分为两类：高层次封装（面向系统级，如第2篇设计中用到的Digital FIR Filter）和低层次封装（...
学会System Generator（14）——不同溢出与量化方式的对比
星期五, 八月 31, 2018 - 09:20 围观: 122
本文是该系列的第14篇。第5篇中在介绍Gateway In block时谈到了System Generator中的数据类型，及不同的量化和溢出方式。本文将以两个简单的设计实例，更直观地说明不同的量化和溢出方式有什么区别。 溢出（Overflow）方式对比 从Simulink向System...
Vivado,SDK怎么设置字体大小
星期四, 八月 30, 2018 - 11:17 围观: 199
vivado: 1,打开vivado,选择菜单栏里的Tools->options 2,选择options里的TextEditor->fonts SDK: 1,打开SDK，选择Window->Preferences
PCIe学习（二）——PCIe DMA关键模块分析之一
星期四, 八月 30, 2018 - 10:39 围观: 240
简介 经过一段时间的学习，这里将PCIe DMA模式的学习结果做一个总结，由于手里没有包含PCIe的板子，因此和学习PIO一样对DMA模式中的关键模块的代码进行逐条分析，希望对和我一样的初学者有所帮助。 软件：VIVADO2017.4。 第一步：PCIe DMA基础知识...
Vivado使用技巧（14）——IO规划方法详解
星期三, 八月 29, 2018 - 10:42 围观: 297
本系列第13篇简单介绍了使用RTL工程IO布局工程两种方法定义IO Ports。在I/O Planning View Layout中（IO布局工程中是Default Layout），显示了FPGA器件资源、封装管脚、I/O Ports等详细信息。设计者借助这些信息来完成I/O规划。 创建单端/...
PCIe学习（一）：PCIe基础及生成PIO例程分析
星期三, 八月 29, 2018 - 10:00 围观: 378
简介 学习PCIe有一段时间了，这里将这段时间的学习做一个总结。由于手里没有包含PCIe的板子，因此所做的也就是尽力将XILINX提供的实例工程中的关键模块进行分析，包括 PIO_RX_ENGINE.v，PIO_TX_ENGINE.v，PIO_EP_MEM_ACCESS.v ，...