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Multiport RAM，多读多写寄存器-——基于FPGA BRAM的多端口地址查找表与FPGA BRAM的资源分析
Multiport Ram，即多读多写存储器，本工程实现的是1个口写，同时满足11个口读的BRAM
2024-04-26 |
BRAM
,
Multiport-RAM
Xilinx FPGA BGA推荐设计规则和策略（二）
上一篇介绍了BGA封装PCB层数估计、BGA焊盘设计、过孔设计、信号走线等内容，本文我们介绍下FPGA BGA封装电源管脚布线。
2024-04-26 |
FPGA
,
BGA
【Vivado那些事儿】使用Python提取ILA数据
ILA应该是调试AMD-Xilinx FPGA最常用的IP。在调试中，我们希望ILA中的波形能够提供有关设计问题的所有信息，但情况并非如此
2024-04-24 |
Vivado
,
python
,
ILA
为啥FPGA资源/时序都有很大的优化空间？
在工作中，我们接触到的至少90%以上的FPGA项目，它的的资源/时序都有很大的优化空间，为啥这么说？
2024-04-23 |
FPGA
,
时序
Xilinx FPGA BGA推荐设计规则和策略（一）
Xilinx®Versal®体系结构、UltraScale™体系结构、7系列和6系列设备有多种封装，旨在实现最大性能和最大灵活性
2024-04-23 |
FPGA
,
BGA
,
Xilinx
案例：一个信号复位值的问题
最近一个朋友私信我说，看了以前的写的复位设计，在自己的项目中设计了复位同步器用来实现异步复位同步解复位
2024-04-22 |
信号复位
DDR读写流程与参数
DDR完成上电初始化后，将数据写入DDR要经过如下过程：ACT->WR->PRE
2024-04-22 |
DDR
安装过程需要277GB的Vivado各个模块分别需要多大空间
这篇文章我们看下Vivado的安装包中，到底哪些东西最占空间？
2024-04-19 |
Vivado
Vitis如何更新xsa？
在使用Vitis开发时，当硬件设计发生变化时，这时就需要更新xsa文件。
2024-04-19 |
Vitis
,
xsa
Xilinx Kintex-7系列XC7K410T-FFG900外设之DDR3硬件设计
基于K7+C665x为核心的电路板中用到了DDR3存储芯片，现将FPGA外接DDR3时硬件设计中的一些心得做一个简单的分享
2024-04-17 |
Kintex-7
,
DDR3
FPGA技术在项目决策方案中的有关考虑
了解FPGA器件何时适合实现所需的系统功能是理解FPGA技术的关键要素。
2024-04-16 |
FPGA
Vivado使用入门（四）仿真
本文将详细介绍vivado仿真功能，包括如何使用、测试激励文件的撰写，以及如何调用第三方仿真测试软件。
2024-04-16 |
Vivado
,
仿真
Xilinx 7系列FPGA DDR3控制器——mig使用总结（几个经典问题）
在DDR读写的设计中，有一些比较经典的问题，是在设计中必须考虑到的，这些问题会影响项目的整体方案或者架构
2024-04-15 |
7系列FPGA
,
DDR3
软件无线电(SDR)的架构及相关术语
今天简要介绍实现无线电系统调制和解调的主要方法，这在软件定义无线电(SDR)的背景下很重要。
2024-04-12 |
软件无线电
,
SDR
FPGA VS ASIC:5G改变了平衡
多年来，FPGA和ASIC供应商之间一直存在着一场拉锯战解决方案。新的FPGA上引入了一些特性，随着人们对这些特性的了解
2024-04-12 |
FPGA
,
ASIC
,
5G
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