博客文章

Xilinx ZYNQ 7000+Vivado2015.2系列（五）之ZYNQ的三种启动方式-JTAG、SD card、Flash

星期二, 十一月 13, 2018 - 09:42 围观: 38

前言：前面我们都是使用JTAG方式下载比特流文件，然后下载elf文件，最后点击Run as或者Debug as来运行程序。JTAG方式是通过tcl脚本来初始化PS，然后用JTAG收发信息，优点是可以在线调试，缺点是断电后程序就丢失了。为了解决程序丢失的问题，...

xilinx zynq RapidIO系统配置

星期一, 十一月 12, 2018 - 13:55 围观: 46

参考书籍《RapidIO The Embedded System Interconnect》 xilinx手册pg007《Serial RapidIO Gen2 Endpoint v4.1 LogiCORE IP Product Guide》 Zynq-Linux移植学习笔记之14-...

Python这么火，编码风格不可不知！

星期一, 十一月 12, 2018 - 11:52 围观: 62

分号 Tip 不要在行尾加分号, 也不要用分号将两条命令放在同一行。行长度 Tip 每行不超过80个字符例外: 1. 长的导入模块语句 2. 注释里的URL 不要使用反斜杠连接行。 Python会将圆括号, 中括号和花括号中的行隐式的连接起来 , 你可以利用这个特点. 如果需要,...

嵌入式工程师如何用好GitHub

星期一, 十一月 12, 2018 - 11:30 围观: 75

这年头GitHub可谓是程序员必备交友技能。毫无疑问GitHub现在已经是全球最大的开源社区了，也常常被人戏称为“全球最大同性交友平台”。你可以在这里follow各种开源社区的技术大牛，学习到各种各样的开源技术和开源项目。那么作为一个嵌入式工程师，我们应该如何用好GitHub呢？...

借助vivado来学习FPGA配置模式

星期一, 十一月 12, 2018 - 09:54 围观: 76

DA（Vivado）软件可以很好的帮助我们更好的去学习FPGA相关知识，例如： • 记得使用EDA软件自带的语言模板； • 新建 IO Planning工程初步引脚分配；

Xilinx ZYNQ 7000+Vivado2015.2系列（四）之GPIO的三种方式：MIO、EMIO、AXI_GPIO

星期五, 十一月 9, 2018 - 09:04 围观: 58

前言： ZYNQ 7000有三种GPIO：MIO，EMIO，AXI_GPIO MIO是固定管脚的，属于PS，使用时不消耗PL资源；EMIO通过PL扩展，使用时需要分配管脚，使用时消耗PL管脚资源；AXI_GPIO是封装好的IP核，PS通过M_AXI_GPIO接口控制PL部分实现IO，...

使用XDMA实现PCIE映射AXI-Lite对VDMA进行配置

星期四, 十一月 8, 2018 - 11:30 围观: 47

在Xilinx提供的很多ip如VDMA ，OSD，Mixer，TPG等等，在使用前都需要进行配置，配置接口往往是AXI-Lite接口，正常情况下我们一般自己编写配置逻辑或者通过MB/ZYNQ等对IP进行配置，如果在我们使用到XDMA的同时也使用到需要AXI-Lite配置的ip的话，...

Xilinx ZYNQ 7000+Vivado2015.2系列（三）之HelloWorld实验（最小系统）（纯PS）

星期三, 十一月 7, 2018 - 07:50 围观: 78

前言：使用的板子是zc702。用Vivado的IP核搭建最小系统，包括ARM核（CPU xc7z020），DDR3（4×256M），一个UART串口（Mini USB转串口），纯PS，通过串口打印出HelloWorld，工程虽小，五脏俱全，算是一种朝圣。配置要和板子对应，大家注意修改。操作步骤...

Vivado FIR滤波器设计与仿真（二）

星期二, 十一月 6, 2018 - 02:35 围观: 83

在Vivado FIR滤波器设计与仿真（一）中产生了两路正弦信号，频率分别为4MHz和5MHz,今天要进行FIR滤波器设计，在进行滤波器设计之前，需要对滤波器的参数进行设置，需要借助MATLAB软件或者Filter Solutions软件，这次使用Filter Solutions来进行参数设定...

Xilinx ZYNQ 7000+Vivado2015.2系列（二）之奇数分频和逻辑分析仪（ILA）的使用

星期五, 十一月 2, 2018 - 14:38 围观: 93

前言：偶数分频容易得到：N倍偶数分频，可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。奇数分频如何得到呢？第一部分奇数分频奇数分频方法： N倍奇数分频，...

FPGA设计千兆以太网MAC（3）——数据缓存及位宽转换模块设计与验证

星期五, 十一月 2, 2018 - 10:44 围观: 89

　本文设计思想采用明德扬至简设计法。上一篇博文中定制了自定义MAC IP的结构，在用户侧需要位宽转换及数据缓存。本文以TX方向为例，设计并验证发送缓存模块。这里定义该模块可缓存4个最大长度数据包，用户根据需求改动即可。　　该模块核心是利用异步FIFO进行跨时钟域处理，...

Vivado HLS 接口综合

星期五, 十一月 2, 2018 - 09:41 围观: 90

Vivado HLS中常见的接口类型有： 1. ap_none 默认类型，该类型不适用任何I/O转换协议，它用于表示只读的输入信号，对应于HDL中的wire类型。 2. ap_stable 只用于输入信号，其具体实现方式仍为ap_none。它用于向Vivado...

PYNQ系列学习（一）： Pynq开发环境配置

星期四, 十一月 1, 2018 - 14:09 围观: 124

PYNQ项目是一个新的开源框架，使嵌入式编程人员在无需设计可编程逻辑电路的情况下充分发挥Xilinx Zynq All Programmable SoC（APSoC）的功能。与常规方式不同的是，通过PYNQ，用户可以使用Python进行APSoC编程，并且代码可直接在PYNQ-...

Vivado使用技巧（23）——综合运行与OOC

星期三, 十月 31, 2018 - 10:51 围观: 101

创建综合运行一个“运行（run）”是指定义和配置设计在综合过程中的各方面，包括：使用的Xilinx器件、应用的约束集、启动单个或多个综合的选项、控制综合引擎结果的选项。点击Flow菜单中的Create Funs，或在Design Runs窗口中：点击工具栏中的+，即可打开新建运行窗口：...

FPGA设计千兆以太网MAC（2）——以太网协议及设计规划

星期三, 十月 31, 2018 - 10:10 围观: 124

上篇该系列博文中通过MDIO接口实现了PHY芯片的状态检测，验证其已处于1000M 全双工工作模式。在设计MAC逻辑之前，要先清楚MAC与PHY之间的接口以及以太网协议细节，这样才能保证网络的兼容性。本文内容多来自Xilinx官方文档pg051 tri-mode-eth-mac. 1.GMII接口...

Vivado FIR滤波器设计与仿真（一）

星期二, 十月 30, 2018 - 09:57 围观: 133