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UART串口通信协议概述

发表于:01/17/2020 , 关键词: UART
UART是一种通用串行数据总线,用于异步通信。UART能实现双向通信,在嵌入式设计中,常用于主机与辅助设备通信。UART包括RS232、RS449、RS423等接口标准规范和总线标准规范,即UART是异步串行通信口的总称。

PCIE中的加扰与解扰

发表于:01/14/2020 , 关键词: PCIe
所谓加扰是将源数据流与一个随机序列异或后,再发送出去,异或操作完成后的数据流基本是伪随机的。PCIE数据发送端有加扰,数据接收端也有解扰操作,解扰与加扰使用相同的公式,必须完全同步,即LFSR使用相同的初始值。

FPGA的基本结构

发表于:01/13/2020 , 关键词: FPGA
FPGA由6部分组成,分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。

vivado xilinx IOB = true的使用

发表于:01/09/2020 , 关键词: Vivado
xilinx FPGA的资源一般指IOB,CLB,BRAM,DCM,DSP五种资源。其中IOB就是input/output block,完成不同电气特性下对输入输出信号的的驱动和匹配要求。

关于Xilinx器件Clock相关原语使用总结

发表于:01/08/2020 , 关键词: Xilinx
Xilinx对Clock的管理如分频,倍频等没有使用IP,而是直接调用了相关原语MMCME3_ADV,在这里MMCME3_ADV原语是针对UltraScale的器件的,7系列的器件相关原语名称为MMCME2_ADV。这个规则和LVDS的serdes等原语一致。

VIVADO误区与进阶

发表于:01/07/2020 , 关键词: Vivado
准则1:合适的代码风格 准则2:精准的时序约束 准则3:管理高扇出网络 准则4:层次化设计结构

xilinx FPGA复位浅析

发表于:01/06/2020 , 关键词: Xilinx FPGA
对于xilinx 7系列的FPGA而言,flip-flop支持高有效的异步复/置位和同步复位/置位。对普通逻辑设计,同步复位和异步复位没有区别,当然由于器件内部信号均为高有效,因此推荐使用高有效的控制信号,最好使用高有效的同步复位。输入复位信号的低有效在顶层放置反相器可以被吸收到IOB中。

FPGA图像处理(8)常用算法:中值滤波去噪

发表于:01/03/2020 , 关键词: 图像去噪, 图像处理
中值滤波是一种算法简单,效果较好的“高性价比”去噪算法。算法原理是使用图像内二维滑窗的中值(全部像素点数值排序位于中间位置的数值为中值)代替当前像素点值。

Xilinx FPGA的GTx

发表于:12/31/2019 , 关键词: Xilinx FPGA, GTX
Xilinx的针对Gigabit应用的FPGA基本都会集成一些高速串行接口,统称为Gigabit Transceiver(GTx),包括GTP、GTR、GTX、GTH、GTZ、GTY(传输速率不断增加)等,不同系列的FPGA集成的GTx不同。

verilog 定位手段

发表于:12/30/2019 , 关键词: Verilog
Verilog定位手段能够达到以下效果:方便FPGA版本定位、方便样品测试定位、防止他人将无法定位的故障推脱到自己身上。

xilinx文件后缀说明

发表于:12/27/2019 , 关键词: Xilinx
xilinx文件后缀说明

verilog语法——case、casex、casez

发表于:12/26/2019 , 关键词: Verilog
在rtl仿真中,x和z是两个情况,而在综合时被视为一种情况。因此在需要综合的代码中,是不允许出现x和z的。

Python中3个不可思议的返回

发表于:12/25/2019 , 关键词: python
Python中3个不可思议的返回——第一个:神奇的字典键;第二个:异常处理中的return;第三个:相同对象的判断。

高质量的verilog代码是什么样的?

发表于:12/20/2019 , 关键词: Verilog
高质量的verilog代码主要包含以下几个要素:可读性、功能、性能、标准化、稳定性、可定位。

Zynq 7000的PS为PL分配信号

发表于:12/19/2019 , 关键词: Zynq, 时钟
在PS内的时钟模块可以为PL提供4个时钟FCLKCLK[3:0],这4个时钟的频率可以通过配置界面进行修改。由于这4个时钟的频率由PS引到PL中,所以可将FCLK连接到PL时钟缓冲区,作为PL内定制外设的时钟源。