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Ultra96基础学习篇(2)——Ultra96初体验

发表于:04/03/2020 , 关键词: Ultra96
首先要下载Ultra96的开发板定义文件(Board Definition Files),https://github.com/Avnet/bdf,从GitHub上下载AVNET所有开发板文件,如下所示

Xilinx Vitis学习教程:ZYNQ之lwip使用Echo server(3)

发表于:04/03/2020 , 关键词: Zynq, Vitis
疫情期间是真爽,睡觉睡得我啥也不想干,本来也琢磨着继续更新,无奈开工就很忙,天天只想睡觉,自从爽了一个月,我就只想睡觉,看来我要买点亚麻籽油提提神了,碰巧最近有网友问他的双核没法正常工作,我试了下,是可以的,但是这当中也遇到点bug,好吧,开始干活吧

Ultra96基础学习篇(1)——Ultra96开发板及资料获取

发表于:04/02/2020 , 关键词: Ultra96
Ultra96板子是AVNET开发的,看价格也是比较便宜的。是基于Xilinx Zynq UltraScale+ MPSOC系列的芯片,具体使用的是:Xilinx Zynq UltraScale+ MPSoC ZU3EG SBVA484。板子本身比较比较小,外设模块也很少,其主要特点及开发板框架如下所示

HLS调用Vitis库

发表于:04/02/2020 , 关键词: HLS, Vitis
Vitis视觉库可用于构建Vivado®HLS中的应用程序。本节详细介绍如何将Vitis vision库组件集成到Vivado HLS 2019.2的设计中。本节提供了有关如何通过Vivado HLS 2019.2 use flow运行单个库组件的步骤,其中包括C仿真、C合成、C/RTL联合仿真以及将RTL作为IP导出

PYNQ-Z2初上手——启动PYNQ系统

发表于:04/01/2020 , 关键词: PYNQ, PYNQ-Z2
PYNQ是利用Python语言对ZYNQ进行开发的项目。PYNQ从SD卡中启动,从镜像文件中加载系统程序,通过网口连接到浏览器上的Jupyter Notebook,在上面进行Python开发。ZYNQ包括一个双核ARM Cortex-A9处理器和一个FPGA,即处理器系统(PS)和可编程逻辑(PL),主要通过AXI接口连接。

Xilinx公司的JESD204 IP核介绍(一)

发表于:04/01/2020 , 关键词: JESD204
Xilinx公司的JESD204 IP核能够实现复杂的JESD204B协议,支持的速度范围为1Gbps~12.5Gbps。该IP核可以被配置成发送器或者接收器,不能配置成同时收发。目前该IP核仅支持vivado软件,不支持ISE,且仅支持xilinx公司的7系列及其以上系列的FPGA硬件。该IP核的主要特性包括以下几点

Xilinx Vitis学习教程:ZYNQ之lwip使用Echo server(2)

发表于:03/30/2020 , 关键词: Zynq, Vitis
继续学习ZYNQ,吃了好几年灰的ZYNQ 7020开发板一直没时间玩,现在稍微有点时间,准备空闲之余折腾一下,之前一直使用STM32等各式单片机,LINUX知识也知道一点,对HDL也是一窍不通,现在准备恶补一下,对于我来说,学习固然重要,但是白费力折腾也是要有的

Xilinx Vitis学习教程:ZYNQ之Hello world(1)

发表于:03/27/2020 , 关键词: Vitis, Zynq
或许是每个做硬件的厂商都有做软件的心,xilinx发布了他的下一个平台Vitis,也就是硬件和软件分开了(即Vivado和IDE分开了),除了启动方式和使用方法略有区别外,其他操作几乎与上一代Vivado一模一样。本文是试用这个新平台来尝尝鲜。

Vitis_ZCU102_3_Vitis 实现多核工作

发表于:03/25/2020 , 关键词: ZCU102, Vitis
具体方法与 SDK 的多核工作实现方法基本一致,详细操作可以参考 zcu102 系列文档。本文的代码工程继承 vitis_zcu102_1 文档。

Vitis尝鲜(三)

发表于:03/24/2020 , 关键词: Vitis
这次主要分享一下Xilinx官方的QTV:如何在 Alveo 卡上快速使用 Vitis 进行开发的视频,主要是可以对Vitis有个快速的认识。

ZYNQ入门实例——定时器中断与程序固化

发表于:03/24/2020 , 关键词: Zynq
APU系统中CPU以串行执行代码的方式完成操作,软件方式很难做到精准计时,因此调用内部定时器硬件完成计时是更好的选择。本文以定时器中断方式控制LED周期性闪烁为例学习私有定时器的使用。同时学习如何将软件程序与硬件比特流文件一起固化到SD卡中,实现上电自动配置与启动自定义系统

JESD204B应用手册(四):掌握JESD204B功能接口的关键问题

发表于:03/24/2020 , 关键词: JESD204B
JESD204B是JEDEC委员会制定的一种串行接口标准,这种接口标准定义了数据转换器(ADC、DAC)和数字处理器(FPGA、 ASIC等)之间的数字信号传输方式。它作为第三代标准,补充了JESD204、JESD204A这前两代标准的不足之处。

Vitis尝鲜(二)

发表于:03/23/2020 , 关键词: Vitis
上一篇安装完相关程序后,这一篇就简单运行一个“Hello Vitis”的程序。本例硬件平台为ZYNQ平台,具体芯片为XC7Z035。ZYNQ 芯片分为 PL 和 PS, PS 端的 IO 分配相对是固定的,不能任意分配,而且不需要在 Vivado 软件里分配管脚,虽然本实验仅仅使用了 PS,但是还要建立一个 Vivado 工程,用来配置 PS 管脚

Vitis_ZCU102_2_Vitis 实现 Bare-Metal 工程

发表于:03/23/2020 , 关键词: ZCU102, Vitis
建立基于 zcu102 开发板的 Vivado 工程。建立 Block Design,添加 Zynq UltraScale+ MPSoc 的 IP。点击 Run Block Automation,自动配置 IP 模块。双击打开配置窗口查看 UART 0 和 UART 1 已按照 zcu102 开发板的硬件连接设置完成。

Vitis尝鲜(一)

发表于:03/20/2020 , 关键词: Vitis
vitis虽然已经发布很长时间了,但是我就要尝鲜。。。首先是安装,本教程分两个主要的平台(WIN10和Ubuntu)给出安装教程和源文件。