FPGA

上“云”全面加速,FPGA 如何拯救并解放 CPU ?

以物联网、5G 为核心特征的数字化浪潮正席卷全球,由此带来的车联网、工业物联网、人工智能生物识别带来的海量异构化数据,以及高带宽、低时延等新业务个性化需求,让传统的通用服务器及存储架构不堪重负。

FPGA入门系列1——模块书写&电路综合

本系列文章主要针对FPGA初学者编写,包括FPGA的模块书写、基础语法、状态机、RAM、UART、SPI、VGA、以及功能验证等。将每一个知识点作为一个章节进行讲解,旨在更快速的提升初学者在FPGA开发方面的能力,每一个章节中都有针对性的代码书写以及代码的讲解,可作为读者参考。

FPGA时序约束实战篇之延迟约束

对于延迟约束,相信很多同学是不怎么用的,主要可能就是不熟悉这个约束,也有的是嫌麻烦,因为有时还要计算PCB上的走线延迟导致的时间差。而且不加延迟约束,Vivado也只是在Timing Report中提示warning,并不会导致时序错误,这也会让很多同学误以为这个约束可有可无。

FPGA中的上拉下拉电阻以及开漏推挽输出电路

什么是上拉/下拉电阻?有什么作用?又该怎么用?上拉电阻:将一个不确定的信号通过电阻连接到高电平(VCC),使该信号初始电平为高电平。下拉电阻:将一个不确定的信号通过电阻连接到低电平(GND),使该信号的初始电平为低电平。

FPGA时序约束实战篇之多周期路径约束

多周期路径,我们一般按照4个步骤来约束:有使能的数据;两个有数据交互的时钟之间存在相位差;存在快时钟到慢时钟的路径;存在慢时钟到快时钟的路径。

FPGA系列之“Zynq MPSoC PS-PL AXI Interfaces”

本文主要介绍Zynq UltraScale+ MPSoC系列器件的PS-PL之间互连的AXI总线接口。

FPGA 构建环境可以实现自动化?

创建 FPGA 设计和维护 Vivado® 设计套件项目时,版本控制系统对于团队合作可能是一项具有挑战性的任务。工程师必须能跟踪设计变更,完整地从 HDL 或 TCL 源代码再现项目并交付特定的项目状态。

FPGA时序约束实战篇之伪路径约束

在不加时序约束时,Timing Report会提示很多的error,其中就有跨时钟域的error,我们可以直接在上面右键,然后设置两个时钟的伪路径。

FPGA时序约束理论篇之IO约束

I/O约束是必须要用的约束,又包括管脚约束和延迟约束。管脚约束就是指管脚分配,我们要指定管脚的PACKAGE_PIN和IOSTANDARD两个属性的值,前者指定了管脚的位置,后者指定了管脚对应的电平标准。

未来FPGA在计算份额上将超过CPU?

十多年前,我们不会料到加速器在数据中心会这么流行。尽管它们并不普遍,但许多新的工作负载具备加速条件,并且移植工作使旧版应用程序可以卸载以提高性能。这种过渡在GPU上最为明显,但人们寄希望于FPGA将继续发展。