FPGA的建立时间和保持时间(面试必问)

本文转载自: 无界逻辑(微信号:wujieluoji)微信公众号

需要注意的是,物理器件都是有延时的,包括线延时,逻辑延时。物理器件中的上升沿和下降沿都不是完美的。

Tsu:Time setup 建立时间,是指在触发器的时钟信号上升沿到来以前,数据稳定不变的时间,如果建立时间不够,数据将不能在这个时钟上升沿被打入触器。

Th:Time hold 保持时间,是指在触发器的时钟信号上升沿到来以后,数据稳定不变的时间,如果保持时间不够,数据同样不能被打入触发器。

wiki上的这幅图可以说明问题:

Tco:Time clock to dataout,数据在时钟沿采样后到达触发器输出端的时间。

为什么我们看到的仿真波形好像不是这个样子的?

因为我们仿真时,一般是行为仿真,不会加上Tsu,Th,Tco等时延参数。所以看到的波形都是完全和时钟边沿对齐,是最理想的时序图。分析波形时,要把这些参数考虑进去。

如还有疑问,请私信作者。

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