什么是好的FPGA编码风格？（1）--尽量避免组合逻辑环路（Combinational Loops） judy 在 周五, 12/08/2023 - 09:18 提交 组合逻辑环路：指组合逻辑的输出信号不经过任何时序逻辑电路（FF等）
