Vivado：ROM和RAM的verilog代码实现
judy 在 周五, 09/22/2023 - 14:31 提交
本文介绍了如何使用Verilog HDL实现ROM和RAM
ROM
Xilinx .coe文件格式总结
yangyf000 在 周二, 06/20/2023 - 09:34 提交
xilinx中的.coe文件主要用于对ROM/RAM的初始化，以及用于存储滤波器系数
FPGA零基础学习之Vivado-ROM使用教程
judy 在 周二, 06/06/2023 - 09:50 提交
ROM的英文全称为Read-Only Memory，即只读存储器。可以从任意地址上读取数据
从底层结构开始学习FPGA----Xilinx ROM IP的定制与测试
judy 在 周五, 07/08/2022 - 10:33 提交
本文介绍一种在FPGA开发中非常常用的存储类 IP 核——ROM 的使用方法。
从底层结构开始学习FPGA----RAM IP的定制与测试
judy 在 周三, 07/06/2022 - 09:55 提交
本文将对RAM IP核的各个关键因素做详细的讲解。