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Kria K26 SOM 旨在帮助数百万开发人员在其首选设计环境中使用开箱即用的低成本开发套件更快地部署他们的智能视觉应用程序。

边缘端需要低时延、AI算力、低功耗、安全与保密，将全新Versal平台带到边缘会怎样？

新致华桑 NE-VU19P-LSI 将一些 ASIC 原型或大规模 SoC 开发的验证效率提升高达了 30％。对于需要大规模验证的客户，新平台可以节省近50％的资源分区工作量，从而大大缩短验证周期，加快客户的产品上市时间。

本文旨在提供一种方法，以帮助设计师判断给定模块是否能够在空裸片上达成时序收敛。 如果目标模块无法在空裸片上达成非关联 (OOC) 时序收敛，则恐难以与设计其余部分达成关联性时序收敛。设计师可从完整设计中提取目标模块、对其进行布局规划、约束，然后通过实现工具来运行这些模块，以判断是否能够独立达成时序收敛。

在Serdes流行之前，芯片之间的数据传输主要靠低俗串行接口和并行接口，存在诸如传输速率低、占用IO数量多、硬件连接复杂化等弊端。Serdes的出现简化了数据传输接口的硬件设计，大大提升了数据传输的速率和带宽效率。 今天我们来聊一聊7 Series、Ultrascale系列GTH与Ultrascale+ GTY的内部区别。

近日，赛灵思总裁兼首席执行官Victor Peng在收购后首次亮相，隔着太平洋与中国媒体交流了后摩尔时代的计算趋势，系统梳理了赛灵思与AMD在数据中心的发展优势以及产品战略，也解答了很多大家关心的这几个问题。

人工智能发展迅速，创新步伐不断加快。然而，虽然软件行业已经成功在生产中部署了 AI，但包括汽车、工业和智能零售等在内的硬件行业，在 AI 产品化方面仍处于初级阶段。阻碍 AI 算法概念验证 (PoC) 成为真正硬件部署的主要差距仍然存在。

5G 产业潜力巨大，但行业如何才能克服成本、功耗与性能等相关挑战，确保 5G 在第二次浪潮中大获成功？无线行业的未来取决于是否能够综合运用先进技术最大化系统性能，同时最优化成本与功耗以提供极具竞争力的产品。

I2C 总线的两根信号线 SCL 和 SDA 需要上拉才能正常工作，当板卡上没有合适的硬件设置或者没有合适的 I2Cslave 设备，我们就无法进行 I2C 软件测试。那么是否可以将两个 PSI2C 控制器通过 EMIO 接口互连起来呢？

SmartLynq+ 模块教程视频介绍了如何在 Versal ACAP 设计中包括高速调试端口，并演示了 SmartLynq+ 模块配置和 Linux 映像下载流程。