UltraScale+

UltraScale FPGA BPI 配置和闪存编程应用说明 (v1.2)

本文描述了UltraScale™ FPGA的BPI配置和闪存编程技术。

以 Zynq SoC 实现毫秒级边缘 AI 感知

雪湖科技聚焦于智慧交通的的激光雷达 AI 感知,推出了嵌入式 AI 感知边缘计算机 LiDAREYE™。该平台内置赛灵思 Zynq® UltraScale+™ ZU7EV 和雪湖科技自研的 AI 硬件加速引擎与 AI 算法,专为激光雷达 3D 点云的 AI 感知计算而设计

基于抽象 Shell 的硬件开发套件

Abaco Systems 基于AMD-赛灵思抽象 Shell 设计流程推出硬件开发套件( HDK ),将 DFX 技术推向更高水平,使其可以向最终客户交付预编译且时序收敛的 Shell,从而助力其促进协作、提高编译效率、降低许可成本。

Alveo助力快手打造核心业务技术护城河

快手将赛灵思 Alveo 加速器卡应用于 ASR 服务,是 FPGA 在国内大规模直播及短视频自动语音识别场景落地的首个成功案例。

PCIe 中的 UltraScale+ 手动眼扫描需要额外的 DRP 仲裁逻辑

如果要在 UltraScale+ 器件中执行手动眼扫描,重新排列程序会导致 PCIe 重新训练,降至第一代产品的速度,并停留在那里。

借助ROS 2实现软件定义自适应机器人

FPGA 能够自适应生成定制计算架构,以前所未有的灵活性、更短的设计周期、更低的开发成本,助力各类机器人应用。机器人是一种复合系统,它由感知周边环境的传感器、根据感知采取行动的致动器和负责处理数据的计算构成,从而对其应用做出连贯一致的响应。在很大程度上,机器人技术是一种系统集成的艺术,在软件和硬件方面皆是如此。

如何 在 UltraScale+ 设计中使用 CPLLPD 引脚

在 UltraScale+ 收发器中,CPLL 用于设计时,有一个校准块必须使用,才能确保 CPLL 的功能正确。该模块使用 CPLLPD 引脚,因此不能用于其正常功能。

上海磐矽采用国微思尔芯最新双核S7-VU19P逻辑系统,加速芯片验证

双核S7-VU19P逻辑系统配置了双颗赛灵思 UltraScale+ VU19P FPGA,多套逻辑系统可堆叠或机架部署,以支持更大逻辑规模的设计。搭配芯神瞳协同仿真套件轻松实现将设计链接到原型验证环境,允许大量的事务级数据在 FPGA 与 PC 主机之间进行交互;同时可选配内置的深度调试套件 MDM Pro,用于多颗FPGA的深度调试

示波器精度提升4000倍的秘诀!

Kintex UltraScale+ 拥有的高速 SerDes,大大简化了 PCB 设计、节约了 PCB 面积;其片内集成大量 Block RAM、UltraRAM,替代了传统方案中的多片外挂 QDR SRAM,从而大幅节省 IO 资源和 PCB 面积。Kintex 器件所拥有的高速处理时钟和丰富的 DSP 资源,满足了数字示波器宽带实时数字信号处理,复杂滤波,高速 FFT 需求。

白皮书:使用抽象外壳进行动态函数交换的解决方案效率(v1.0)

本文描述了在为UltraScale+™设备使用动态功能交换时,如何改善编译时间并提高设计安全性。