Vivado

Vivado设计套件是赛灵思面向未来十年的 “All-Programmable”器件打造的开发个工具,Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具,这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBA AXI4 互联规范、IP-XACT IP封装元数据、工具命令语言(TCL)、Synopsys 系统约束(SDC) 以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的的Vivado 工具将各类可编程技术结合在一起,能够可扩展实现多达1 亿个等效ASIC 门的设计

Vivado IP中的Shared Logic到底是干嘛的?

在很多Vivado的高速接口的IP中,比如Ethernet、PCIe、SRIO的设置中,都会有个Shared Logic的页面。可能很多同学并没有很关注这个页面,直接默认设置就完事了。但其实这个页面的内容也是非常有用的,我们可以看到页面中有两个选择:

Vivado Design Suite用户指南:实现 (v2021.1)

本文记录了Vivado®使用设计运行策略和单个实现命令进行放置和路由的实现功能。详细介绍了用于快速修改现有设计的增量编译流程,以及对信号路由路径进行精确控制的手动路由方法。

开发者分享 | 使用方法论报告 1:时序已满足,但硬件功能出现错误

本篇博文中的分析是根据客户真实问题撰写的,该客户发现即使时序已得到满足的情况下,硬件功能仍出现错误。最后发现,问题与时钟域交汇 (Clock Domain Crossing) 有关,因此,本篇博文介绍了如何调试设计中的时钟域交汇问题。

开发者分享 | 约束调试案例分析-如何判断路径的 timing exception 约束来自哪里?

随着设计复杂度和调用IP丰富度的增加,在调试时序约束的过程中,用户常常会对除了自己设定的约束外所涉及的繁杂的时序约束感到困惑而无从下手。举个例子,我的XDC里面并没有指定set_false_path,为什么有些路径在分析时忽略了?我怎么去定位这些约束是哪里设定的?本文结合一个具体案例,阐述了如何追溯同一时钟域内partial false path的来源,希望为开发者的设计调试提供一些技巧和窍门。

使用加密和身份验证来保护 UltraScale/UltraScale+ FPGA 比特流的应用说明

描述使用 Vivado® Design Suite 生成加密比特流和加密密钥的分步过程。

块设计容器

了解块设计容器及其兼容性。

设计收敛:提高结果质量 (QoR) 的方法、技巧和诀窍

当今的设计突破了器件容量和性能的极限,常常为及时满足设计目标带来艰巨的挑战。了解 UFDM(超快设计方法)的最新发展,这是一系列基于工厂专家经验的最佳实践,在过去几年里他们帮助客户解决了最棘手的设计收敛问题,并获得了最佳结果质量。同时,还可了解非常实用的 Vivado 综合与实现技巧,以提升生产力。

Vivado ML 版,让设计更智能化

赛灵思近日宣布推出 Vivado® ML 版,这是业内首个基于机器学习(ML )优化算法以及先进的面向团队协作的设计流程打造的 FPGA EDA 工具套件,可以显著节省设计时间与成本,与目前的 Vivado HLx 版本相比,Vivado ML 版将复杂设计的编译时间缩短了 5 倍,同时还提供了突破性的平均达 10% 的结果质量( QoR )提升。

【视频】IP 版本控制

了解如何在 2021.1 中大幅简化 IP 版本控制

视频了解Xilinx Vivado ML

Xilinx推出具有突破性技术的 Vivado ML 以加速设计收敛并提升 QoR,以及先进的 DFX 功能,可实现时间计算的创新形式。