Vivado

Vivado设计套件是赛灵思面向未来十年的 “All-Programmable”器件打造的开发个工具,Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具,这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBA AXI4 互联规范、IP-XACT IP封装元数据、工具命令语言(TCL)、Synopsys 系统约束(SDC) 以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的的Vivado 工具将各类可编程技术结合在一起,能够可扩展实现多达1 亿个等效ASIC 门的设计

Vivado 2021.2 字体大小等配置信息无法保存

Ubuntu20.04LTS中使用Vivado 2021.2时,每次重启Vivado,文本编辑界面的字体大小就会变成默认大小。

如何在 HLS 设计中推断 UltraRAM?

为了推断UltraRAM,你需要在所需的内部阵列上使用一个资源指令。

Vivado中巧用Tcl命令简介

Vivado支持工程模式(ProjectBased Mode)和非工程模式(NoneProject Mode)两种,且都能通过Tcl脚本批处理运行。目前,更多的人使用的是工程模式,今天我们就基于工程模式介绍几个Tcl命令的使用方法。

SDK 调试显示汇编代码而不是 C 或 C++

我已将我的设计迁移到更新版本的 Vivado 工具。当我在 SDK 中调试时,调试器显示的是汇编代码,而不是 C 或 C++。为什么会出现这种情况?

面向Abstract shell的DFX

使用 DFX 有助于设计者转而采用更少或更小的器件,降低功耗并提高系统升级能力。随时按需加载功能,更有效利用芯片。

Vivado 设计套件用户指南:使用 Tcl 脚本(v2021.2)

本指南详细介绍Vivado®工具中Tcl脚本的使用,查询和修改内存设计的自定义流程。讨论了使用Tcl程序来定义和共享自定义命令。

Vivado 仿真器:我能在 Vivado 中从 VHDL 项目运行时序仿真吗?

我在 Vivado 中有个 VHDL 项目。 UG900 用户指南指出: “后综合和后实现时序仿真仅就 Verilog 提供支持。不支持 VHDL 时序仿真。” 这是否意味着我不能在 VHDL 项目中运行时序仿真? 该项目有没有运行时序仿真的办法?

Xilinx Adapt 中国站开发者Vivado专场正式启动!

赛灵思亚太区资深战略应用工程师高亚军将为大家讲解Vivado设计套件,分享其在使用过程中的技巧和设计方法论。

Vivado ML 2021.2 发布更新

2021.2 的新增功能:全新器件支持:Artix® UltraScale+™: XCAU20P 和 XCAU25P​;改进的智能设计运行以实现按钮时序收敛;Vivado® 中提供了全新的示例设计;增强高层次综合流的易用性

Vivado - 如何定义 Verilog Macro?

如何在 Vivado Design Suite 中定义 Verilog Macro?