Vivado是赛灵思（Xilinx）公司推出的一款集成开发环境（IDE），用于设计和开发基于FPGA（可编程逻辑器件）的数字电路。Vivado提供了一个全面的工具套件，支持从设计到验证、实现和编程的全过程。
Vivado是一种全面的FPGA设计工具，适用于各种应用，包括通信、图像处理、数字信号处理、网络加速和嵌入式系统设计。
重定时（Retiming）是一种时序优化技术，用在不影响电路输入/输出行为的情况下跨组合逻辑寄存器从而提高设计性能。图1所示的电路是六输入加法器，其中有一条关键路径，红色推出显示的路径是限制整个电路性能的关键路径。
此演示重点介绍了 2018.3 嵌入式软件工具和基础架构的新功能和更新。涵盖的主题包括 PetaLinux 增强功能，Linux 和 U-Boot 更新以及 MicroBlaze 更新
本文列出了能够与 Vivado 设计套件联用的支持性第三方仿真器。
使用 Vivado 设计套件中的各种设计分析特性。
vivado自带很多命令帮助编译器更好的实现设计者的想法，用得好会变成开发利器。比如，max_fanout命令，本身是用来约束扇出，减少布线拥塞的常用命令。然而很多读者向我反映，使用这个命令之后发现没有任何事情发生，完全没有任何效果。这里我就带大家理一理这个命令的使用方法
本设计咨询主要介绍一个错误的时钟偏移计算导致错误时序收敛的问题。
本视频重点介绍了 Vivado 设计套件 2018.3 版本中的新增功能，包括对操作系统以及器件的支持情况，还有高层次增强功能，以及各种功能改进以加速设计集成、实现和验证的过程