HLS

决胜HLS,算法先行-简述算法的重要性

高层次综合(High-level Synthesis)简称 HLS,指的是使用C、C++、System C 等高层次语言描述电路设计的逻辑结构,以及编写对应的测试激励,借助高层次综合工具,配合高阶约束文件及优化指令自动转换成低抽象级语言(VHDL/Verilog)描述的电路模型的过程。

【视频】使用 HLS 实现任务并行和流水线化

了解 Xilinx HLS 技术如何使用可移植的 C 代码提取和实现任务并行。
本视频基于 developer.xilinx.com 上推出的文章

HLS与RTL语言使用情况调查

经常听人说,Verilog或VHDL与HLS相比,就好比是几十年前的汇编语言与C语言,HDL迟早会被HLS取代的。这些话已经讲了有一二十年了,还是没有看到HLS取代HDL。本文翻译自2019年TCAD杂志上一篇综述,调研和对比了近年已发表论文中采用HLS和HDL的各种使用情况,值得一看。

HLS调用Vitis库

Vitis视觉库可用于构建Vivado®HLS中的应用程序。本节详细介绍如何将Vitis vision库组件集成到Vivado HLS 2019.2的设计中。本节提供了有关如何通过Vivado HLS 2019.2 use flow运行单个库组件的步骤,其中包括C仿真、C合成、C/RTL联合仿真以及将RTL作为IP导出

【视频】在 HLS 项目中插入 RTL 黑盒

自定义 RTL Verilog 代码可以替换 HLS 项目中的 C 函数。 然后,通过 JSON 文件并使用 ap_ctrl_chain 协议将 RTL 编织到其余 C 代码中,以管理 RTL 和 C 代码之间的数据事务。

强强联手,中泰证券与 Xilinx 带您体验 HLS & Alveo 金融技术加速度

XTP系统拥有“极速交易、极速行情、极致风控、极致体验”等核心性能及优势,赛灵思是自适应计算技术与方案的领导企业。在本届开发者大会上,中泰证券将与赛灵思公司强强联手,带您体验 FPGA 为 Fintech 应用所带来的极速体验。

HLS和Alveo迎来Fintech的新时代

FPGA在fintech领域的应用历史悠久,Virtex时代就可见高频交易的应用。FPGA由于其内部逻辑及计算单元的丰富性和灵活性,可定制低延时、高吞吐率的设计,基本上可以碾压软件实现的性能。

基于HLS的视频缩放测试

下面向大家介绍了使用HLS封装的缩放IP来实现视频图像缩放功能。将HLS封装的缩放IP加入到OV5640图像传输系统,验证图像放大和缩小功能。

【预报名】依元素科技高级FPGA培训课程系列 -- 嵌入式HLS和SDSoC开发环境和方法

你想加速您的系统开发流程吗?你渴望借助“硬件加速”来提升系统性能吗?你希望用 C/C++ 抽象语言来编程 SoC 吗?赛灵思 SDSoC 开发环境可以帮你实现上述所有愿望。该软件开发环境将让你可以用 C/C++ 直接开发和优化基于 Zynq SoC 和 Zynq UltraScale+ MPSoC 软硬件系统,可实现系统级的特性描述、可编程逻辑中的自动软件加速

【视频】HLS 流水线实现高性能

描述了用于提高设计吞吐量的 HLS PIPELINE 指令