博客 | FPGA 开发圈

FPGA知识汇集-源同步时序系统

针对普通时钟系统存在着限制时钟频率的弊端，人们设计了一种新的时序系统，称之为源同步时序系统

2022-12-27 | FPGA知识, 时钟系统, 时序系统

Xilinx 7系列FPGA收发器架构之接收器（RX）（十）

本节开始我们介绍7系列FPGA收发器接收部分结构

2022-12-27 | 7系列FPGA, 收发器, 接收器

RFSoC应用笔记 - RF数据转换器（7）：RFSoC关键配置之RF-DAC内部解析（一）

本文参考官方手册，主要对RF-DAC 模拟输出进行介绍。

2022-12-26 | RF数据转换器, RFSoC, RF-DAC

K26 SOM从emmc启动linux——2

在K26 SOM从emmc启动linux文章中，使用EMMC启动后，出现下图打印

2022-12-26 | K26, LINUX

Xilinx 7系列FPGA收发器架构之发送器（TX）（九）

本章继续介绍7系列FPGA收发器TX结构

2022-12-23 | 7系列FPGA, 收发器, 发送器

FPGA知识汇集-FPGA系统时序理论

下面来具体讨论一下系统时序需要满足的一些基本条件

2022-12-23 | FPGA知识, FPGA时序

Xilinx Platform Cable USB II 下载器驱动安装教程——Win10

下载器连上电脑后，在设备管理中显示为其它设备 -> 未知设备

2022-12-22 | JTAG下载器, 教程

RFSoC应用笔记 - RF数据转换器（6）：RFSoC关键配置之RF-ADC内部解析（四）

本文主要对RFSoC ADC的可编程逻辑数据接口、多频带操作、以及奈奎斯特区的操作进行介绍。

2022-12-22 | RFSoC, RF-ADC, RF数据转换器

Xilinx 7系列FPGA收发器架构之发送器（TX）（八）

通过本文可以学习以下内容：TX Buffer（缓冲器）的结构及使用，TX PRBS（伪随机序列）产生器的使用。

2022-12-21 | 7系列FPGA, 收发器

RFSoC应用笔记 - RF数据转换器（5）：RFSoC关键配置之RF-ADC内部解析（三）

本文参考官方手册，主要对RFSoC ADC的校准机制进行介绍。

2022-12-19 | RFSoC, RF数据转换器, RF-ADC

赛灵思/GTX高速接口通关简介

SATA 接口只有几根线为什么那么示的10Gbps（万快？连上网线显兆网）是很令人是不兴奋

2022-12-19 | 赛灵思, GTX高速接口

Xilinx Vivado的RTL分析（RTL analysis）、综合（synthesis）和实现（implementation）的区别？

本文介绍RTL分析、综合、实现的具体含义和区别

2022-12-16 | RTL, Vivado

Xilinx IP解析之Processor System Reset v5.0

Xilinx处理器系统复位模块允许客户通过设置某些参数来启用/禁用功能，从而根据自己的应用来定制设计

2022-12-16 | IP

RFSoC应用笔记 - RF数据转换器（4）：RFSoC关键配置之RF-ADC内部解析（二）

本文参考官方手册，主要对RFSoC ADC的数字数据路径相关功能进行介绍。

2022-12-16 | RFSoC, RF-ADC, RF数据转换器

Xilinx 7系列FPGA收发器架构之发送器（TX）（七）

本文我们继续介绍FPGA收发器TX结构和功能。

2022-12-15 | 7系列FPGA, 收发器, 发送器

每日头条

利用成本优化型 FPGA 和自适应 SoC 释放创新潜能

本电子书主要侧重于为读者介绍成本优化型 FPGA 和自适应 SoC 技术，说明这些技术如何在不降低性能或效率的前提下，为硬件设计提供软件编程能力带来的灵活性优势。

CPM5 QDMA 的 Versal Tandem PCIe启动流程介绍

本文将从硬件设计和驱动使用两个方面介绍基于CPM5 QDMA 的 Versal Tandem设计和启动流程。

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AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计 CED 示例

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AMD 提供了支持不同速度的多种以太网 IP。此外，还提供了设计示例供用户用作参考。请参阅以下以太网设计示例列表。

基于VDMA的远程图像采集系统参考设计

本参考设计基于ZYNQ开发板，使用VDMA做原始图像采集系统，在petalinux下做服务器，通过Socket发送图像至Windows或者Linux上位机。

劳特巴赫利用 Zynq 突破嵌入式系统设计极限

劳特巴赫的 PowerDebug 模块设计选用了 AMD Zynq™ UltraScale+™ MPSoC。该器件以优化的异构处理引擎组合形式提供了出色的处理、I/O 和内存带宽

在 Windows 10 上创建并运行 AMD Vitis™ 视觉库示例

本篇文章将演示创建一个使用 AMD Vitis™ 视觉库的 Vitis HLS 组件的全过程。此处使用的是 Vitis Unified IDE。