博客 | FPGA 开发圈

FPGA的低功耗设计方法总结

精确的热分析在很多电子产品设计中都有着举足轻重的作用，在高端的PCB设计中尤为突出。

2022-12-12 | 低功耗设计, FPGA

FPGA知识汇集-例化与推译

例化和推译是在FPGA设计中使用元件的两种不同方法,每种方法都有其优、缺点。

2022-12-09 | FPGA知识

RFSoC应用笔记 - RF数据转换器（1）：概述和IP接口介绍

本文对射频数据转换器（RFSoC RF Data Converter ）进行了简要描述说明

2022-12-09 | RFSoC, RF数据转换器, IP接口

Xilinx 7系列FPGA收发器架构之共享功能（四）

GTX/GTH收发器在FPGA上电和配置后必须进行初始化，GTX/GTH收发器的发送器和接收器可以独立

2022-12-09 | 7系列FPGA, 收发器

Verilog语法之generate for、generate if、generate case

本文一起介绍这3个语句的应用场景和应用方法

2022-12-08 | Verilog

Xilinx - WP509阅读笔记 - 了解射频采样数据转换器的关键参数

本白皮书介绍了传统数据转换器和新型 RF 采样数据转换器的指标，并确定了 RF 采样转换器的首选参数。

2022-12-08 | WP509, 数据转换器, RFSoC

FPGA知识汇集-了解FPGA比特流结构

在有些情况下，设计者需要很好地了解FPGA比特流的内部结构。

2022-12-07 | 比特流, FPGA

Xiinx 7系列FPGA收发器架构之共享功能（三）

本文主要介绍GTX/GTH收发器内部CPLL和QPLL锁相环时钟结构及使用

2022-12-06 | 7系列FPGA, 收发器

不同CPU下Vivado综合速度对比（12700K Vs 13700K）

最近刚好新项目外场联调需要配置新电脑，因此正好可以用上intel的十三香了

2022-12-06 | CPU, Vivado

Vitis AI-FPGA实时智能零售系统

本文介绍在ultrascale+上利用 VCU 和 DPU 实现的智能零售系统

2022-12-05 | Vitis AI, 智能零售系统

FPGA知识汇集-时钟系统的移植

ASIC 和FPGA芯片的内核之间最大的不同莫过于时钟结构。

2022-12-05 | 时钟

FPGA性能问题探讨（二）

前面就FPGA性能问题的场景，做了一些定性分析层面的总结

2022-12-05 | FPGA

FPGA的GTP发送器学习(一)UG482

PGA TX的交互方式是 FPGA通过GTP收发器的TX数据路径，应用发送数据通过GTP收发器写数据

2022-12-02 | FPGA, GTP发送器, UG482

FPGA知识汇集——FPGA的重构

FPGA的重构有两种类型：完全的和部分的。完全重构将整个FPGA重新编程

2022-12-02 | FPGA, 重构

Xilinx 7系列FPGA收发器架构之共享功能（二）

本博文主要对GTX/GTH收发器的共享资源进行介绍

2022-12-01 | 7系列FPGA, 收发器

每日头条

AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计 CED 示例

本文可让开发者们看懂 AMD Vivado™ Design Tool 2023.2 中的“AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计”CED 示例。

AMD 以太网设计示例

AMD 提供了支持不同速度的多种以太网 IP。此外，还提供了设计示例供用户用作参考。请参阅以下以太网设计示例列表。

基于VDMA的远程图像采集系统参考设计

本参考设计基于ZYNQ开发板，使用VDMA做原始图像采集系统，在petalinux下做服务器，通过Socket发送图像至Windows或者Linux上位机。

劳特巴赫利用 Zynq 突破嵌入式系统设计极限

劳特巴赫的 PowerDebug 模块设计选用了 AMD Zynq™ UltraScale+™ MPSoC。该器件以优化的异构处理引擎组合形式提供了出色的处理、I/O 和内存带宽

在 Windows 10 上创建并运行 AMD Vitis™ 视觉库示例

本篇文章将演示创建一个使用 AMD Vitis™ 视觉库的 Vitis HLS 组件的全过程。此处使用的是 Vitis Unified IDE。

DPU Fingerprint详解

本文将会详细介绍关于DPU Fingerprint的相关内容，并提供此类校验失败问题的检查手段和解决方案。

如何在Vivado中使用多个仿真集？

Vivado 具有一个功能特性，能够将这些文件便利地排列组合为多个可轻松访问的不同仿真集。本文描述了如何在 Vivado 中使用多个仿真集。

如何在RTL代码中利用外部文件初始化RAM内容

本文主要讨论一下如何在外部数据文件中指定RAM 初始内容。