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VIVADO的综合属性ASYNC_REG
跨时钟域设计（CDC）是个老生常谈的问题，各种笔面试都很喜欢考。其场景很多很杂
2022-11-24 |
Vivado
,
XDC
Vivado的报错：Opt 31-67
最近遇到了一个vivado的报错，也算是一个比较低级的错误了，但是有值得思考的地方，这里分享下。
2022-11-24 |
Vivado
Xilinx FPGA资源解析与使用系列——Transceiver（九）TX buffer使用和旁路
在GTX/GTH收发器 TX链路中有两个内部并行时钟作用于PCS：PMA并行时钟(XCLK)和TXUSRCLK时钟域
2022-11-23 |
FPGA资源
,
Transceiver
Xilinx Arch PCIE卡
FPGA开发，虽然说行业应用千奇百怪，但是回归到平台设计这款，对外无非接口，对内无非片内总线
2022-11-22 |
PCIe
,
FPGA
DDR3 控制器设计(5)——DDR3 的仲裁读写操作设计
在实验的基础上添加一个仲裁模块，控制写读指令的执行。
2022-11-22 |
DDR3
Vivado切换使用modelsim打不开解决办法
vivado软件切换使用modelsim仿真时，如果出现如下图所示情况
2022-11-22 |
Vivado
,
Modelsim
Windows上快速部署Vitis HLS OpenCV仿真库
在 2019.2 以上的版本中AMD-Xilinx去除了对 OpenCV 的库函数的直接支持，需要我们手动搭建一个OpenCV
2022-11-21 |
Vitis-HLS
,
OpenCV
,
仿真库
Vivado的Abstract Shell功能（二）
本文主要介绍三个部分：DFX的基本流程、AS的环境搭建、AS的具体执行
2022-11-21 |
Vivado
,
Abstract-Shell
,
DFX
Vivado的Abstract Shell功能（一）
Abstract Shell最大的优势是除第一次外，后续可以减少bit的生成时间
2022-11-18 |
Vivado
,
Abstract-Shell
,
DFX
Xilinx FPGA资源解析与使用系列——Transceiver（八）transceiver管脚位置
在看手册时，看到最后写到了transceiver的资源信息和位置信息
2022-11-18 |
FPGA资源
,
Transceiver
FPGA/HDL 开发的 10 条规则
编写良好的、可移植的、可重用的 HDL 代码，使设计能够以所需的频率实现，这绝对是一个挑战
2022-11-17 |
FPGA
,
HDL
常用的 Linux 命令行
在 Linux 系统中，在众多的指令中，对于 FPGA/IC 开发设计人员来说，使用指令最多的就是对文件和目录进行操作
2022-11-17 |
LINUX
双MIPI摄像头图像系统设计
本项目主要使用 Digilent PCAM 扩展板。PCAM 扩展板为最多四个 PCAMS 提供接口
2022-11-16 |
MIPI
,
图像处理
Xilinx FPGA资源解析与使用系列——Transceiver（七）关键时钟梳理之TXUSRCLK、TXUSRCLK2、RXUSRCLK、RXUSRCLK2
前面我们理解了TXOUTCLK和RXOUTCLK的源头
2022-11-16 |
FPGA资源
,
Transceiver
BRAM和DRAM的区别
Xilinx的FPGA开发板可以直接调用RAM，其中包括了BRAM和DRAM。
2022-11-15 |
BRAM
,
DRAM
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