FPGA

FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，它具有灵活性和可重配置性，可以根据特定应用的需求在现场进行编程和配置。与固定功能的ASIC（Application-Specific Integrated Circuit）相比，FPGA允许用户根据需要定制逻辑功能和连接，从而实现各种不同的数字电路设计。

FPGA时序约束实战篇之衍生时钟约束

demi 在 周三, 01/08/2020 - 17:08 提交

FPGA在AI应用中的优势

demi 在 周二, 01/07/2020 - 09:20 提交

随着人工智能和物联网技术的融合，AIoT（人工智能物联网）的概念应运而生，即AI（人工智能）+IoT（物联网）。目前，边缘AI正广泛应用于工业领域，这种技术可以为工业物联网边缘的多传感器分析和机器学习应用提供最低的时延、功耗和成本。在工业领域，当前热门的边缘AI应用包括工业机器人、智慧路灯、智能监控等。

Zynq中FPGA上电时序

demi 在 周五, 01/03/2020 - 14:25 提交

因为ZYNQ 的PS 和PL 部分的电源有上电顺序的要求，在电路设计中，按照ZYQN 的电源要求设计，上电依次为1.0V -> 1.8V -> 1.5 V -> 3.3V -> VCCIO

FPGA时序约束实战篇之主时钟约束

demi 在 周五, 01/03/2020 - 11:50 提交

Vivado会自动设别出两个主时钟，其中clk_pin_p是200MHz，这个是直接输入到了MMCM中，因此会自动约束；另一个输入时钟clk_in2没有约束，需要我们手动进行约束。

FPGA时序约束实战篇之梳理时钟树

demi 在 周四, 01/02/2020 - 10:30 提交

我们以Vivado自带的wave_gen工程为例，该工程的各个模块功能较为明确，如下图所示。为了引入异步时钟域，我们在此程序上由增加了另一个时钟--clkin2，该时钟产生脉冲信号pulse，samp_gen中在pulse为高时才产生信号。

FPGA时序约束理论篇之xdc约束优先级

demi 在 周一, 12/30/2019 - 14:45 提交

在xdc文件中，按约束的先后顺序依次被执行，因此，针对同一个时钟的不同约束，只有最后一条约束生效。虽然执行顺序是从前到后，但优先级却不同；就像四则运算一样，+-x÷都是按照从左到右的顺序执行，但x÷的优先级比+-要高。

FPGA时序约束理论篇之两种时序例外

demi 在 周四, 12/26/2019 - 15:53 提交

默认情况下，保持时间的检查是以建立时间的检查为前提,即总是在建立时间的前一个时钟周期确定保持时间检查。

Zynq中FPGA上电时序

demi 在 周四, 12/26/2019 - 14:24 提交

因为ZYNQ 的PS 和PL 部分的电源有上电顺序的要求，在电路设计中，按照ZYQN 的电源要求设计，上电依次为1.0V -> 1.8V -> 1.5 V -> 3.3V -> VCCIO

FPGA时序约束理论篇之时钟周期约束

demi 在 周三, 12/25/2019 - 10:23 提交

时钟周期约束，顾名思义，就是我们对时钟的周期进行约束，这个约束是我们用的最多的约束了，也是最重要的约束。

FPGA图像处理（7）常用算法：解 Bayer 格式

demi 在 周二, 12/17/2019 - 16:33 提交

Bayer 格式指的是大多数彩色图像传感器在每个像素点位置只感应 RGB 三通道中一个通道的颜色，用于节约制造成本。而且由于人眼对绿色较为敏感，50% 的像素点感应 G，25% 的像素点感应 R，25% 的像素点感应 B。