技术 | FPGA 开发圈

如何获得出口到国外的 Xilinx 产品的 ECCN 编号？

要查找有效 Xilinx 部件号的出口控制分类号 (ECCN)，请使用以下工具： https://xapps9.xilinx.com/ebsextn/gtc 有关有效 Xilinx 部件编号，请参阅以下产品数据表： https://china.xilinx.com/support.html#documentation

2020-11-06 | ECCN

Zynq UltraScale+ MPSoC PS SYSMON 时钟

Zynq UltraScale+ MPSoC TRM 包含一个详细介绍 PS 及 PL SYSMON 时钟的部分。本答复记录详细描述了 PS 和 PL SYSMON 的时钟基础架构。

2020-11-06 | 时钟

创建 Vitis 加速平台第4部分：在 Vitis 中测试定制加速平台

在本系列博客的前几篇博文中，我们讲解了如何创建硬件和软件工程。下一步，我们将讲解如何在Vitis™中封装此工程。随后，我们将在 Vitis 中通过创建简单应用并对其进行加速，以便对该工程进行测试。

2020-11-05 | Vitis加速, ZCU104, 每日头条

【工程师分享】使用prealloc-args降低MPSoC VCU解码的初始延时

刚启动MPSoC的VCU解码器时，解码器先分析码流，得到分辨率信息后再调用回调函数分配buffer。这会耗费时间，增加延迟。如果希望减少延迟，可以使用prealloc-args参数，提前指定视频分辨率信息，提前分配buffer。

2020-11-03 | MPSoC, VCU解码

【问答】2018.2 Ultra96：从 Matchbox 桌面关断 PetaLinux BSP，无法关断电路板

使用 2018.2 Ultra96 PetaLinux BSP 构建图像时，如果我在 Matchbox 桌面点击关断图标，电路板不关断。服务器窗口会关闭，屏幕变为空白，但电路板还在运行。

2020-11-03 | Ultra96

与 Vivado 设计套件联用的支持性第三方仿真器汇总

本文列出了能够与 Vivado 设计套件联用的支持性第三方仿真器。

2020-11-02 | Vivado, Vivado仿真

SmartNIC 架构：向加速器转型以及 FPGA 占据主导地位的理由

在本文中，我们将 SmartNIC 定义为 NIC，它允许在购买后的某个时刻将附加软件加载到 NIC 中，用于添加新功能或支持其他功能。这在很大程度上类似于您所购买的智能手机，然后从该供应商的应用商店安装应用。

2020-10-30 | SmartNIC, Alveo-U25

关于FPGA Timing约束问题?

在查看XILINX的时序文档中，对于InputDelay = Tcko, Tcko为时钟有效延到来时，D触发器从D端到Q端的时间，也可以叫CLOCK TO OUTPUT DELAY，寄存器输出延时。这个参数在一般的ADC手册里面，都找不到该参数，只有建立时间和保持时间。如何找这个Tcko的值?

2020-10-30 | 约束

关于ZCU104开发板VADJ__FMC电压无输出的回答

最近有不少同学在使用ZCU104开发板时遇到板上电压VADJ__FMC无输出的情况，熊猫君在这里越俎代庖冒充FAE做一下回答：

2020-10-30 | ZCU104

定点转换不再是 FPGA 或 ASIC 部署的必选项

在本文中，我们将以部署到 FPGA 的 IIR 滤波器为例，介绍本机浮点工作流。然后，我们将回顾使用定点的挑战，并比较使用单精度浮点或定点时面积和频率之间的取舍。我们还将展示浮点和定点的组合如何减少实际设计中的转换和实现时间，同时提供更高的精度。您将看到浮点如何在具有高动态范围要求的实际设计中显著缩小面积并提高速度

2020-10-29 | FPGA, 定点转换