技术 | FPGA 开发圈

【分享】提升Xilinx文件（国外文件）下载速度和可靠性的办法

Xilinx文件基本都放在国外的服务器上。如果直接使用浏览器下载，在国内下载，速度一般比较慢。如果超过时间没有下载完，连接还会失效，导致反复下载也不能成功，成功率比较低。为了提升Xilinx文件下载速度和可靠性的办法，建议使用专门的下载工具

2020-04-20 | Xilinx

FPGA的基础架构，什么是CLB?

CLB是指可编程逻辑功能块（Configurable Logic Blocks）,顾名思义就是可编程的数字逻辑电路。CLB是FPGA内的三个基本逻辑单元。CLB的实际数量和特性会依器件的不同而不同，但是每个CLB都可配置，在Xilinx公司的FPGA器件中，CLB由2个相同的SliceL或则一个SliceL和一个SliceM构成

2020-04-17 | FPGA 应用, CLB

【周末创客】PYNQ Overlay - 分类器

近来卷积神经网络（CNN）的研究十分热门。CNN发展的一个瓶颈就是它需要非常庞大的运算量，在实时性上有一定问题。而FPGA具有灵活、可配置和适合高并行度计算的优点，十分适合部署CNN。

2020-04-14 | PYNQ, CNN, PYNQ-Z2

AXI 基础第4 讲——使用 AXI VIP 作为 AXI4 主 (Master) 接口的协议检查工具

在 AXI 基础第 2 讲一文中，曾提到赛灵思 Verification IP (AXI VIP) 可用作为 AXI 协议检查工具。在本次第4讲中，我们将来了解下如何使用它在 AXI4 (Full) 主接口中执行验证（和查找错误）

2020-04-13 | AXI4, 每日头条, AXI接口

神经网络加速器架构总结

神经网络加速器基本上是一个中介拓扑架构的神经网络加速器，其通过指令解析模块将不同指令分发到不同的数据处理模块。这些数据处理模块共享片上的存储。这种结构的优点有：

2020-04-09 | 神经网络加速器

为什么要用傅里叶变换？FFT你不知道的细节

傅立叶变换是数字信号处理领域一种很重要的算法，可以将一个信号从时域变换到频域。傅立叶原理表明：任何连续测量的时序或信号，都可以表示为不同频率的正弦波信号的无限叠加。根据原信号的不同类型，傅里叶变换可以分为四种类别

2020-04-08 | 傅里叶变换

AXI 基础第3 讲——使用AXI VIP 对 AXI4-Lite 主 (Master) 接口进行仿真

在这篇新博文中，我们来聊一聊如何将 AXI VIP 添加到 Vivado 工程中，并对 AXI4-Lite 接口进行仿真。随后，我们将在仿真波形窗口中讲解用于AXI4-Lite 传输事务的信号。

2020-04-03 | Vivado仿真, 每日头条, AXI接口, AXI4-Lite

LDPC编码

LDPC(低密度奇偶检验)码是由稀疏校验矩阵定义的线性分组码，具有能够逼近香农极限的优良特性，其描述简单，具有较大的灵活性和较低的差错误码特性，可实现并行操作，译码复杂度低，适合硬件实现，吞吐量大，极具高速译码的潜力，在码长较长的情况下，仍然可以有效译码

2020-03-31 | LDPC编码

PYNQ 传感器数据可视化一网打尽

本项目介绍了Sense HAT在PYNQ上的使用。Sense HAT是是为树莓派设计的集成外设板，包含了惯性传感器、湿度温度传感器、气压传感器和一个8×8LED矩阵。这些外设通过I2C总线利用不同设备地址来访问。本项目分成三个部分介绍：LED矩阵显示字符、温度气压传感器读取和惯性传感器数据读取

2020-03-27 | PYNQ-Z2

AXI 基础第 2 讲——使用 AXI Verification IP (AXI VIP) 对 AXI 接口进行仿真

赛灵思 AXI Verification IP (AXI VIP) 是支持用户对 AXI4 和 AXI4-Lite 进行仿真的 IP。它还可作为 AXI Protocol Checker 来使用。此 IP 只是仿真 IP，将不进行综合（它将在 Pass-through 配置中被连线所替代）。

2020-03-27 | AXI接口, 仿真, 每日头条, AXI-VIP

【专家实例操作】：使用 Vitis 在 Alveo 板卡开发和部署硬件加速应用

在本篇文章中，我们将介绍如何使用 Vitis 在 Alveo 板卡上开发和部署硬件加速应用。包括可用资源及文档，如何安装所需的开发工具和软件包，以及如何使用赛灵思 Github 加速用例。视频演示部分会向大家详细展示如何使用 Vitis 图形化界面和命令行流程在 Alveo U200 板卡上进行加速用例的开发和部署

2020-03-26 | Alveo, 每日头条

基于FPGA加速的卷积神经网络识别系统

针对卷积神经网络(CNN)在通用CPU以及GPU平台上推断速度慢、功耗大的问题，采用FPGA平台设计了并行化的卷积神经网络推断系统。通过运算资源重用、并行处理数据和流水线设计，并利用全连接层的稀疏性设计稀疏矩阵乘法器，大大提高运算速度，减少资源的使用

2020-03-25 | FPGA加速, 卷积神经网络

使用PyPI来发布FPGA Overlays

作为Python的官方第三方软件存储库PyPI，目前已将超过222,000个项目收纳囊中，PYNQ作为一款将Python开发语言与FPGA硬件设计完美衔接的产品，自然也是迫不及待地入住PyPI。点开PyPI主页面搜索PYNQ，可以看到已经有边缘PYNQ, Alveo板卡

2020-03-24 | PyPI, PYNQ

张量在神经网络加速器中的应用

神经网络中涉及到大量的张量运算，比如卷积，矩阵乘法，向量点乘，求和等。神经网络加速器就是针对张量运算来设计的。一个神经网络加速器通常都包含一个张量计算阵列，以及数据收发控制，共同来完成诸如矩阵乘法，卷积等计算任务

2020-03-23 | 神经网络加速器

Vivado工作模式简介

Vivado设计有工程和非工程两种模式：工程模式是使用Vivado Design Suite自动管理设计源文件、设计配置和结果，使用图形化Vivado集成设计环境(IDE)交互式处理设计。工程模式下，既可以通过图像界面下操作（GUI操作，鼠标操作），也可以通过运行Tcl脚本的方式在Vivado Tcl shell 中运行。

2020-03-17 | Vivado