SerDes | FPGA 开发圈

SerDes简介

guanxiao_505740 在周二, 11/14/2023 - 09:32 提交

随着电子行业技术的发展，特别是在传输接口的发展上，传统并行接口的速度已经达到一个瓶颈

FPGA的SerDes接口

judy 在周二, 03/28/2023 - 14:39 提交

本篇小文试着从一个SerDes用户的角度来理解SerDes是怎么设计的

Serdes系列总结——Xilinx ibert IP使用

judy 在周一, 08/15/2022 - 15:16 提交

IBERT ip的设置非常简单，只要设置好serdes管脚对应的信息即可，生成的example直接是可以生成bit

Serdes系列总结——Xilinx serdes IP使用（三）——12G serdes

judy 在周五, 08/12/2022 - 14:36 提交

12.16512G的serdes，一个输入为64bit，输出为64bit的6664B编码的4对serdes例程，参考时钟为122.88MHz

Serdes系列总结——Xilinx serdes IP使用（二）——10G serdes

judy 在周二, 08/09/2022 - 14:53 提交

10.1376G的serdes，一个输入为64bit，输出为64bit的6664B编码的4对serdes例程，参考时钟为153.6MHz

Serdes系列总结——Xilinx serdes IP使用（一）：3G serdes

judy 在周一, 08/08/2022 - 16:39 提交

一个线速率为3.072G的，输入为20bit，输出为20bit的无协议无编码的4对serdes例程，参考时钟为153.6MHz

FPGA Xilinx 高速串行收发器横向比较

judy 在周三, 06/15/2022 - 09:52 提交

长时间没有做高速相关的FPGA单板开发，一直停留在GTX和GTP的时代，是时候梳理一下，从Xilinx的7系列到目前的ultrascale系列

浅谈Ultrascale、Ultrascale+ Serdes与7 Series GTX/GTH的区别

judy 在周四, 05/20/2021 - 10:29 提交

在Serdes流行之前，芯片之间的数据传输主要靠低俗串行接口和并行接口，存在诸如传输速率低、占用IO数量多、硬件连接复杂化等弊端。Serdes的出现简化了数据传输接口的硬件设计，大大提升了数据传输的速率和带宽效率。今天我们来聊一聊7 Series、Ultrascale系列GTH与Ultrascale+ GTY的内部区别。