Vivado

Vivado设计套件是赛灵思面向未来十年的 “All-Programmable”器件打造的开发个工具,Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具,这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBA AXI4 互联规范、IP-XACT IP封装元数据、工具命令语言(TCL)、Synopsys 系统约束(SDC) 以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的的Vivado 工具将各类可编程技术结合在一起,能够可扩展实现多达1 亿个等效ASIC 门的设计

在不全面重新安装 Vivado 设计套件的情况下,是否能够(重新安装)安装 Xilinx USB/Digilent 线缆驱动器?

如果 Xilinx USB/Digilent 线缆驱动器在安装 Vivado 设计套件时还没有安装,或者 Xilinx USB/Digilent 线缆驱动器被禁用,在不全面重新安装 Vivado 的情况下,是否能够重新安装该驱动器?

Vivado仿真器进行混合语言仿真的一些要点

Vivado 仿真器支持混合语言项目文件及混合语言仿真。 这有助于您在 VHDL 设计中包含 Verilog 模块,反过来也是一样。 本文主要介绍使用 Vivado 仿真器进行混合语言仿真的一些要点。

Vivado 仿真器 - 了解波形数据库文件 (WDB) 和波配置文件 (WCFG)

Vivado 仿真器 中的实时仿真包含以下内容:

  • 波形数据库文件 (WDB),其中包含所有仿真数据。
  • 波形配置文件 (WCFG),其中包含与波配置中的对象相关联的顺序和设置。
  • 这两种类型的文件之间有什么区别?它们之间有什么关系?

    如何在批模式下运行 Vivado 仿真器?

    在 Windows 下,我喜欢在批处理模式下运行 Vivado 仿真器。 我创建了仿真批文件 (.bat) ,包含以下命令。当我运行批文件,执行第一条命令后脚本中止。如何正确在批模式下运行 Vivado 仿真器?

    如何从时序分析中排除跨时钟域路径?

    如果给 DCM/PLL/MMCM 的输入时钟施加 PERIOD 约束,约束会自动传递给输出时钟。这些时钟被视为相关时钟而跨时钟域路径由时序分析器进行分析,我该如何从时序分析中排除跨时钟域路径呢?

    如何通过 XDC 使用数据初始化 Block RAM?

    我们如何通过 XDC 使用数据初始化 Block RAM?

    如何在Vivado 综合为 Verilog "include" 文件定义正确的路径

    如何在Vivado 综合为 Verilog "include" 文件定义正确的路径。可使用以下方法定义包含文件的位置:

    如何在 Vivado XSIM 中创建 .vcd 文件?

    如何在 Vivado XSIM 中创建 .vcd 文件?以下为生成 .vcd 文件的步骤:

    如何为 Vivado 项目中的 IP 核生成结构仿真模型?

    当从 Vivado 项目中的 IP 目录生成 IP 核时,似乎只能生成默认的行为仿真模型,而无法生成结构仿真模型。如何才能转换成结构模型?

    Dynamic Function eXchange

    了解 Xilinx 如何通过 Vivado ML 中的动态可重配置功能助力实现资源的高效利用。