Vivado

Vivado设计套件是赛灵思面向未来十年的 “All-Programmable”器件打造的开发个工具,Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具,这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBA AXI4 互联规范、IP-XACT IP封装元数据、工具命令语言(TCL)、Synopsys 系统约束(SDC) 以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的的Vivado 工具将各类可编程技术结合在一起,能够可扩展实现多达1 亿个等效ASIC 门的设计

【视频】Vivado IP Integrator 助力实现协作加速设计(中文字幕)

本视频将探讨Vivado IP集成器的特效与优势以及它如何帮助您解决复杂的设计问题。

【Vivado Design Suite 用户指南】:设计分析与收敛技巧

本文详细介绍Vivado工具对FPGA设计进行逻辑和时序分析的特点,以及工具生成的报告和信息。讨论实现时序收敛的方法,包括审查时钟树和时序约束,设计底层规划,以及平衡运行时间和结果。

【Vivado Design Suite用户指南】:逻辑仿真(v2020.2)

本文描述了Vivado仿真器作为独立工具和Vivado设计套件的一部分的使用,以及使用波形查看器来分析和调试设计。记录RTL设计的行为仿真,以及综合和实现设计的功能和时序仿真。

【Vivado Design Suite用户指南】:系统级设计条目(v2020.2)

本文描述了Vivado®工具中的系统级设计输入,包括创建项目、添加源文件和IP模块、阐述RTL设计以及使用调试探针。讨论不同的设计类型,如RTL和基于网表的项目,以及管理这些项目中的源文件。

设计收敛技巧:正确使用功耗估算

4月23日,Xilinx Adapt China:Vivado专场的第二天,赛灵思 Vivado专家团将带来连续三场的“设计收敛”技巧分享。从如何提高QoR(结果质量)的方法技巧、解决接受的时序问题工具,到功耗约束的最佳实践,诚意满满,技术干货一应俱全。

【Vivado Design Suite用户指南】:设计流程概述(v2020.2)

本文描述了 Vivado® Design Suite 中 Xilinx® FPGA 设计和验证的推荐使用模式。概述了自动管理设计过程的 "项目模式 "和基于脚本的编译方法 "非项目模式",其中,您可以管理源和设计过程。

【Vivado Design Suite用户指南】:使用Vivado IDE(v2020.2)

本文介绍 Vivado® 集成设计环境 (IDE),它提供了直观的图形用户界面 (GUI),用于可视化和与 FPGA 设计交互。描述了Vivado IDE如何帮助您配置工具选项、分析和完善时序,以及设计平面图以改进结果。

运用 Language Template 来创建set_input_delay/set_output_delay约束

时序约束中的 set_input_delay/set_output_delay 约束一直是一个难点,无论是概念、约束值的计算,还是最终的路径分析,每一次都要费一番脑子。Vivado为方便用户创建输入输出接口的约束,整理出了一套非常实用的InputDelay/Output Delay Constraints Language Templates。

【Vivado Design Suite用户指南】:使用Tcl脚本(v2020.2)

本文详细介绍Vivado工具中Tcl脚本的使用,查询和修改自定义流程的内存设计。讨论如何使用Tcl过程来定义和共享自定义命令。提供了遍历设计层次结构、访问设计对象和处理自定义报告的步骤。

【线上活动】Xilinx Adapt China: Vivado

4月22日-23日,赛灵思举办 Adapt China:Vivado专场,特邀Vivado专家团队,与您分享 Vivado 在设计自动化集成、IP子系统复用和加速设计收敛等方面的方法和技巧。