跳转到主要内容
FPGA 开发圈
Toggle navigation
新闻
视频
技术文章
博客
下载中心
活动
登录
注册
技术
FPGA系列之“GTx的参考时钟”
本文主要介绍Xilinx FPGA的GTx的参考时钟。下面就从参考时钟的模式、参考时钟的选择等方面进行介绍。
2020-02-04 |
FPGA
,
时钟
基于 FPGA 硬件设计DDS的跳频信号产生系统
跳频通信具有良好的抗干扰、抗多径衰落、抗截获等能力和同步迅速等特点,广泛应用于军事、交通、商业等各个领域。其关键技术主要有三点:跳频序列发生器、跳频频率合成器和跳频同步器。
2020-02-03 |
FPGA
,
硬件设计
,
DDS
值得收藏的FPGA硬件PCB布局小技巧(AD)
① 滤波电容的放置要与电源接近,振荡器也是,在振荡器前端放电阻。② 通过Design的Board Shape改变电路板大小。
2020-01-20 |
FPGA
,
PCB
基于FPGA的SPI协议实现
SPI——串行外围设备接口。是Motorola首先在其MC68HCXX系列处理器上定义的。SPI接口主要应用在EEPROM、FLASH、实时时钟,AD转换器以及数字信号处理器和数字信号解码器之间。SPI是一种高速,全双工,同步的通信总线,在芯片上只占用四根线(CS、MOSI、MISO、SCK),极大的节约了芯片的引脚。
2020-01-19 |
FPGA
,
SPI
如何使用Git进行Vivado工程的管理
git有多好用我就不用多说了,可谓是程序员必备技能之一。对于一般的软件代码来说,只需把源文件进行git管理即可。但对于FPGA工程师来说,使用git多多少少有几个问题......
2020-01-19 |
Git
,
Vivado
视频系列 35 - 糟糕!我的视频设计无法运行!这可如何是好?
本篇博文并非技术类文章,但无疑是专为技术人员撰写的。完成几个项目之后,您心知肚明这些项目能够一蹴而就或多或少都掺杂些运气成分。您可能会遇到人为错误、事先未曾预料到的困难、甚至是超出您控制的问题(比如,源端 (source) 或接收端 (sink) 设备的问题)。
2020-01-17 |
视频
大家一致避免使用的锁存器为什么依然存在于FPGA中?我们对锁存器有什么误解?
在FPGA的设计中,避免使用锁存器是几乎所有FPGA工程师的共识,Xilinx和Altera也在手册中提示大家要慎用锁存器,除非你明确知道你确实需要一个latch来解决问题。而且目前网上大多数文章都对锁存器有个误解,我们后面会详细说明。
2020-01-16 |
锁存器
,
FPGA
FPGA时序约束之Tcl命令的对象及属性
在前面的章节中,我们用了很多Tcl的指令,但有些指令并没有把所有的参数多列出来解释,这一节,我们就把约束中的Tcl指令详细讲一下。
2020-01-15 |
FPGA
,
时序约束
视频系列 34:Video Frame Buffer IP 入门指南(含 Vitis 中的应用示例)
Video Frame Buffer Read/Write IP 支持您将视频数据从存储器域(AXI4 存储器映射接口)迁移到 AXI4-Stream 接口,或反之亦然。
2020-01-15 |
Vitis
,
Buffer
,
视频
详解FPGA的四大设计要点
FPGA的用处比我们平时想象的用处更广泛,原因在于其中集成的模块种类更多,而不仅仅是原来的简单逻辑单元(LE)。现在的FPGA不仅包含以前的LE,RAM也更大更快更灵活,管教IOB也更加的复杂,支持的IO类型也更多,而且内部还集成了一些特殊功能单元......
2020-01-14 |
FPGA
影响FPGA时序的进位链(Carry Chain),你用对了么?
在FPGA中我们写的最大的逻辑是什么?相信对大部分朋友来说应该是计数器,从最初板卡的测试时我们会闪烁LED,到复杂的AXI总线中产生地址或者last等信号,都会用到计数器,使用计数器那必然会用到进位链。
2020-01-14 |
FPGA
,
时序
11 个最佳的 Python 编译器和解释器
Python 是一门对初学者友好的编程语言,是一种多用途的、解释性的和面向对象的高级语言。它拥有非常小的程序集,非常易于学习、阅读和维护。其解释器可在Windows、Linux 和 Mac OS 等多种操作系统上使用。它的可移植性和可伸缩性等特性使得它更加容易被运用。
2020-01-13 |
python
Zynq中PS的MIO中断
Zynq中断大致可分为三个部分,第一部分为SGI,软件生成的中断,共16个端口;第二部分为PPI,CPU私有外设中断,有5个;第三部分为SPI,共享外设中断,来自于44个PS端的IO外设以及16个PL端的中断。中间部分为GIC,也即中断控制器,用于对中断进行使能、关闭、掩码、设置优先等。
2020-01-09 |
Zynq
,
MIO寄存器
FPGA时序约束实战篇之多周期路径约束
多周期路径,我们一般按照以下4个步骤来约束:带有使能的数据;两个有数据交互的时钟之间存在相位差;存在快时钟到慢时钟的路径;存在慢时钟到快时钟的路径。
2020-01-09 |
FPGA
,
时序约束
Zynq中PS的MIO操作
GPIO有4个BANK,注意与MIO的BANK区分。BANK0控制32个信号,BANK1控制22个信号,总共是MIO的54个引脚,BANK2和BANK3共能控制64个PL端引脚,每一组都有三个信号,输入EMIOGPIOI,输出EMIOGPIOO,输出使能EMIOGPIOTN,共192个信号。
2020-01-08 |
Zynq
,
MIO寄存器
第一页
前一页
…
75
76
77
…
下一页
末页