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AMD和黑莓合作:推动下一代机器人系统的演进
AMD推出第二代Versal系列器件,为AI驱动型嵌入式系统提供端到端加速
五大理由|为嵌入式应用选择 AMD Spartan UltraScale+ FPGA
PYNQ上手笔记(1) ——启动Pynq
作者:Mculover666 今天刚刚到手一块PYNQ-Z2,确认过眼神,是我想要的板子,话不多说,开干。 PYNQ项目是一个支持Xilinx Zynq器件的开源软件框架,目的在于借助Python降低Zynq嵌入式系统开发门槛,有丰富的组件: 可编程逻辑的控制 Jupyter Notebook接口 预安装的Python库 网络/USB/UART接口 要使用Pynq,需要Pynq...
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2018-12-05 |
PYNQ
,
PYNQ-Z2
Xilinx A7 芯片内部结构分析(1)—— CLB
一直以来,觉得自己关于FPGA方面,摸不到“低”——对底层架构认识不清,够不着“高”——没真正独立做过NB的应用,如高速、复杂协议或算法、神经网络加速等高大上的应用,所以能力和认识水平都处于中间水平。这段时间做时序优化,感觉心有余而力不足了,可能要触及手动布局布线了,打开Device布局图才开始有兴趣探究一些底层结构的东西。 看吧,资源已经用了80%的A7 200芯片...
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2018-12-05 |
【北京站】助力中小AI新创企业,2019 Xilinx AI 线下先行者计划系列活动报名开始了!!!
尊敬的客户: 您好! 在人工智能的浪潮中,依元素科技联合赛灵思、安富利以“聚焦人工智能,助力创新创业”为目标,凭借Xilinx行业领先的技术力量,2018年12月起在全国面向中小AI企业开展一系列的人工智能研讨会,希望帮助中小AI企业成就梦想、同时激发创新机遇。 此次研讨会将会围绕主题云计算、边缘计算和人工智能等前沿问题进行探讨,着重介绍基于赛灵思FPGA平台在这些领域的最新发展方向和解决方案...
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2018-12-05 |
AI
,
人工智能
PYNQ在ZCU102上的移植
在goggle上搜zcu102 pynq可以找到一些移植方法的信息 0. Prebuilt PYNQ移植ZCU102编译好的固件 1. 生成镜像 git clone $ git clone https://github.com/Xilinx/PYNQ.git $ cd PYNQ $ git checkout v2.3 $ git checkout -b vacajk_dev 检查依赖环境,...
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2018-12-04 |
PYNQ
,
ZCU102
【视频】在支持 SDAccel 及 RTL 内核的 AWS F3 上进行开发——第 3 部分
该培训视频涵盖了 SDAccel RTL 内核向导,并详细介绍了封装 RTL 设计、构建 FPGA 设计和生成 Amazon FPGA 映像(AFI)所涉及的步骤。
2018-12-04 |
AWS-F3
,
SDAccel
Tractica:2025亚太地区AI市场将达到1360亿美元
与几年前相比,人工智能(AI)市场开始以更快的速度稳固其在现实世界的地位,尤其是初创企业和技术供应商急于创建针对利基解决方案和平台。 根据Tractica的新数据,随着兼并和收购(M&A)活动的加剧,该行业正在迅速发展并关注重点领域。根据调查,AI市场的关键分支包括: Hyperscalers 专业服务提供商 解决方案提供商,包括面向应用的解决方案提供商...
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2018-12-04 |
AI
ZYNQ+Vivado2015.2系列(八)ARM+FPGA的优势,PS控制PL产生需要的PWM波(基于AXI总线)
上一节我们观察了AXI总线的信号,了解了基于AXI总线读写的时序,这一节我们继续探索基于AXI总线的设计,来看一看ZYNQ系列开发板的独特优势,PS可以控制PL产生定制化的行为,而不需要去动硬件代码。 这次实验是产生频率和占空比可调的PWM(Pulse Width Modulation)信号,调用8次,产生8路PWM波,并用这些信号去控制8路LED灯,观察实验效果。后面会做一个比较。...
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2018-12-04 |
AXI总线
,
Vivado2015.2
,
ZC702
Vivado IP核调用
在开发PL时一般都会用到分频或倍频,对晶振产生的时钟进行分频或倍频处理,产生系统时钟和复位信号,下面就介绍一下在vivado2017.3中进行PL开发时调用IP的方法。 首先打开vivado2017.3新建一个RTL项目。 点击Flow navigator的IP Catalog 选项,如下图所示: 在搜索框中输入clock; 如图;依次展开,找到clockingwizard;双击
2018-12-04 |
IP核
,
Vivado2017.3
Xilinx FPGA的片上存储资源
一. 概述 Xilinx FPGA有三种可以用来做片上存储(RAM,ROM等等)的资源,第一个就是Flip Flop;第二种就是SLICEM里面LUT;第三种就是Block RAMs资源。 在用Vivado建立工程的时候选择器件的时候就可以看到这些资源的多少。如下图所示。 这里面的LUT资源是所有的LUT资源,包括SLICEL和SLICEM里面,...
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2018-12-03 |
Xilinx FPGA
,
片上存储
逻辑电平之单端互连(5)
本篇主要介绍TTL/CMOS电平的互连、OC/OD的互连,其余单端逻辑电平的互连可参考相关器件规范、电平规范。 1、TTL/CMOS互连 常用的TTL和CMOS电平主要是5V TTL、5V CMOS、3.3VTTL、3.3V CMOS、3.3V/5V Tol(输入时3.3V逻辑电平,但是可以接受5V的信号输入)等,随着处理器电压越来越低,现在1.8V CMOS等低电压的逻辑电平也越来越普及了。...
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2018-12-03 |
逻辑电平
【视频】在支持 SDAccel 及 RTL 内核的 AWS F2 上进行开发—— 第 2 部分
本培训视频介绍了 AWS F1 硬件平台的技术规格。观看此视频,以了解 AWS FPGA 中的各个区域,了解AWS F1 Shell 并查看重要的性能注意事项。
2018-12-03 |
AWS -F2
,
SDAccel
ZYNQ QNX开发——在ZedBoard上运行QNX
QNX版本:QNX6.6 宿主系统:Windows 交互系统:Debin 开发板:MIZ702 完全兼容ZedBoard 开发流程: 1、打开QNX Momentics IDE开发环境,File->QNX Source Package and BSP->Next->选择从官网下的BSP压缩包一路Next Finish。 2、在IDE左侧的工程目录下找到新导入的BSP文件...
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2018-12-03 |
QNX6.6
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ZedBoard
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Zynq
【视频】在支持 SDAccel 及 RTL 内核的 AWS F1 上进行开发 —— 第 1 部分
该视频将概括介绍 F1 和 SDAccel,并将帮助您了解 AWS F1 硬件及软件协议栈。观看本视频,您将从高层面了解从 RTL 加速器创建亚马逊 FPGA 镜像 (AFI) 的流程以及如何在 F1 上开发一款主机应用 AFI。
2018-11-30 |
AWS-F1
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云计算
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SDAccel
ZYNQ+Vivado2015.2系列(七)软硬件联合Debug观察AXI总线读、写时各信号的时序
前面一节我们学会了创建基于AXI总线的IP,但是对于AXI协议各信号的时序还不太了解。这个实验就是通过SDK和Vivado联合调试观察AXI总线的信号。由于我们创建的接口是基于AXI_Lite协议的,所以我们实际观察到是AXI_Lite协议的信号时序。 具体做法是创建一个基于AXI总线的加法器模块,在Vivado里将AXI总线添加到debug信号里,实际上是用逻辑分析仪探测信号,...
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2018-11-30 |
Vivado2015.2
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Zynq
逻辑电平之常见差分逻辑电平(4)
本篇主要介绍常用的差分逻辑电平,包括LVDS、xECL、CML、HCSL/LPHCSL、TMDS等。 1、LVDS电平 LVDS器件是近年来National Semiconductor公司发展的一种高速传输芯片,它的传输机制是把TTL逻辑电平转换成低电压差分信号,以便于高速传输。与传统的ECL逻辑相比,它采用CMOS工艺,它的电压摆幅更低,只有400mV,ECL为800mV,动态功耗更小,(...
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2018-11-30 |
差分逻辑电平
,
逻辑电平
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