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掌握多轴机器人技术:详细步骤指南
智多晶高精度PWM控制方案
五项功能可提升边缘端嵌入式 AI 性能
VCU129 — 如何修改 Si5348 时钟模块的频率
为 VCU129 开发板提供的 BOARDUI.exe 可用于为板载 Si5348 时钟模块编写程序。默认频率为 156.25Mhz,该频率的设置文件在 BOARDUI 的 clockFiles 目录下提供。如何修改时钟频率?
2020-12-22 |
VCU129
,
Si5348
【ZYNQ Ultrascale+ MPSOC FPGA教程】第三章 Verilog基础模块介绍
本文主要介绍verilog基础模块,夯实基础,对深入学习FPGA会有很大帮助。
2020-12-22 |
AXU2CGA
,
Verilog
TVM学习(三)编译流程
TVM主要的编译过程如下图:Import:将tensorflow,onnx,pytorch等构建的深度学习模型导入,转化成TVM的中间层表示IR。Lower:将高层IR表示转化成低阶TIR表示。Codegen:内存分配和硬件可执行程序生成。
2020-12-22 |
TVM
,
编译流程
【视频】创建 Vitis 嵌入式加速平台
需要使用 Vitis 可扩展平台才能启用 Vitis 加速功能。本视频将引导您完成创建 Vitis 嵌入式平台,并向您展示如何创建自定义平台。
2020-12-21 |
Vitis
Vivado 开发教程(一) 创建新硬件工程
本文主要介绍如何使用Vivado 开发套件创建硬件工程。
2020-12-21 |
Vivado
,
开发教程
周末创客|用PYNQ做一个节日立方彩灯
NeoPixels是数字控制的红、绿、蓝像素。由于每种颜色都由8位表示,总共24位,因此每个像素可以显示16777216种颜色中的一种。每个NeoPixel实际上是一个WS2812 LED。这些LED包含五个输入端,相对于地(VSS)在3.3V到5.0V(VDD和VCC)的电压范围内工作。
2020-12-21 |
PYNQ
,
NeoPixel
【ZYNQ Ultrascale+ MPSOC FPGA教程】第二章 硬件原理图介绍
AXU2CGA/B的特点是体积小并扩展了丰富的外设。主芯片采用Xilinx公司的Zynq UltraScale+ MPSoCs CG系列的芯片,型号为XCZU2CG-1SFVC784I。AXU2CGA的PS端挂载了2片DDR4(2GB,32bit)和1片256Mb的QSPI FLASH。
2020-12-21 |
AXU2CGA
,
XCZU2CG
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每日头条
TVM学习(二):算符融合
算符融合将多个计算单元揉进一个计算核中进行,减少了中间数据的搬移,节省了计算时间。TVM中将计算算符分成四种: 1 injective。一一映射函数,比如加法,点乘等。 2 reduction。输入到输出具有降维性质的,比如sum。 3 complex-out。这是计算比较复杂的,比如卷积运算等。 4 opaque。无法被融合的算符,比如sort。
2020-12-18 |
TVM
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算符融合
【ZYNQ Ultrascale+ MPSOC FPGA教程】第一章 MPSoC芯片介绍
Zynq UltraScale+ MPSoC系列是Xilinx第二代Zynq平台。其亮点在于FPGA里包含了完整的ARM处理子系统(PS),包含了四核Cortex-A53处理器或双核Cortex-A53加双核Cortex-R5处理器,整个处理器的搭建都以处理器为中心,而且处理器子系统中集成了内存控制器和大量的外设,使处理器核在Zynq中完全独立于可编程逻辑单元
2020-12-18 |
MPSoC
【下载】NGCodec硬件HEVC编码用户指南
硬件加速可以在较低的比特率下,以相同的比特率实现更快的编码和更好的质量。与仅用软件编码相比,成本和延迟更低。基于FPGA的硬件的NGCodec HEVC编码器为您提供了这些优势。
2020-12-18 |
NGCodec
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HEVC
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硬件加速
DSP48E1详解(4)——内嵌函数
7系列器件的嵌入式功能包括25×18乘法器、加法器/减法器/逻辑单元和模式检测器逻辑。
2020-12-18 |
内嵌函数
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DSP48E1
Vitis Vision | 利用Vitis HLS tcl shell 一键跑通视觉加速例程
在论坛上遇到在高层次综合工具中调用视觉库遇到的大多数问题都和 opencv 库以及Xilinx Vision 库的安装路径有关,如今 Vitis HLS 2020.1 之后的版本都不再提供OpenCV 的预编译库,就更需要开发者们将各自工作环境中的库路径,环境变量都设置好。希望这篇博文能给大家调用 Vitis Vision Library 提供向导,提升效率。
2020-12-17 |
视觉加速
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Vitis-HLS
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每日头条
【Vivado那些事】Vivado下头文件使用注意事项
并不局限于Vivado一种EDA。头文件主要使用“文件包括”处理,所谓"文件包含"处理是一个源文件可以将另外一个源文件的全部内容包含进来,即将另外的文件包含到本文件之中。Verilog语言提供了`include命令用来实现"文件包含"的操作。
2020-12-17 |
Vivado
Xilinx的FPGA产品繁多,选型从何入手?只需5分钟,给你讲透~
Xilinx拥有非常广泛的产品组合,涉及非常多的细分市场,并提供了各种各样的部署方法,因此对于刚接触FPGA的新手来说,可能很难了解“全局”。
2020-12-17 |
FPGA
【视频】Vitis 统一软件平台
利用 Vitis 释放新的设计体验,并利用 Xilinx 自适应平台的强大功能实现边缘到云的部署。
2020-12-17 |
Vitis
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