技术 | FPGA 开发圈

Xilinx SRIO IP介绍和使用经验分享

随着PCIe接口、以太网接口的飞速发展，以及SOC芯片的层出不穷，芯片间的数据交互带宽大大提升并且正在向片内交互转变；SRIO接口的应用市场在缩小，但是由于DSP和PowerPC中集成了SRIO接口，因此在使用DSP/Power PC + FPGA的使用场景中仍然占有一席之地。

2021-08-18 | SRIO

【工程师分享】自动删除Xilinx的SDK/Vitis下软件（驱动程序）的旧版本的Linux脚本，便于Source Insight查看Xilinx的软件代码

Xilinx的开发工具SDK/Vitis都可以自动根据Vivado设计，创建软件工程，自动配置各个外部设备的驱动程序。为了兼容旧版本工程，SDK/Vitis里提供了多个IP版本的驱动程序。如果在SDK/Vitis的软件工程里查看代码，驱动程序都是正确的。

2021-08-17 | Vitis

技术趋势推升组件要求工业摄影机强化支持机器视觉

工业市场和医疗市场上的各类视觉应用，都期待摄影机的尺寸、速度、智能性和功耗水平能获得改善，特别是工业应用还对安全性、扩展温度效能和生命周期，有着更额外的要求。本文将探讨机器视觉、工厂自动化和机器人技术等应用中的部分此类需求。

2021-08-17 | 工业摄影机, 机器视觉, SmartCamera, 每日头条

利用BittWare FPGA解决方案构建NVMe Over Fabrics

自从非易失性存储器快车(NVMe)协议问世以来，数据中心客户广泛采用了这项新技术，它为存储应用带来了更高的性能和低延迟。NVMe的功能集使该技术成为市场上增长最快的存储解决方案。国际数据公司预测，到2021年，基于NVMe的存储解决方案将产生超过50%的与主外部存储出货量相关的收入

2021-08-16 | BittWare, NVMe, FPGA加速

【工程师分享】Versal AIE 上手尝鲜 2 -- Linux例程

最近陆陆续续有工程师拿到了VCK190单板。 VCK190集成了Xilinx的7nm AIE，有很强的处理能力。本文介绍怎么运行Xilinx AIE的例程，熟悉AIE开发流程。

2021-08-16 | Versal-AIE, Linux例程, VCK190

【工程师分享】修改V4L2的Video Pipeline的devicetree

PetaLinux 能够根据Vivado的设计，自动生成V4L2的Video Pipeline的devicetree。但是它主要为Xilinx的VCU TRD服务，测试的组合比较少。很多时候，需要根据自己的工程，修改V4L2的Video Pipeline的devicetree。

2021-08-13 | Petalinux

开发者分享 | 约束调试案例分析-如何判断路径的 timing exception 约束来自哪里？

随着设计复杂度和调用IP丰富度的增加，在调试时序约束的过程中，用户常常会对除了自己设定的约束外所涉及的繁杂的时序约束感到困惑而无从下手。举个例子，我的XDC里面并没有指定set_false_path，为什么有些路径在分析时忽略了？我怎么去定位这些约束是哪里设定的？本文结合一个具体案例，阐述了如何追溯同一时钟域内partial false path的来源，希望为开发者的设计调试提供一些技巧和窍门。

2021-08-12 | 时序约束, Vivado

【工程师分享】vcu-ctrl-sw里decoder的退出机制

有工程师询问vcu-ctrl-sw里decoder的退出机制。下面的内容，根据vcu-ctrl-sw 2020.2分析。

2021-08-11 | VCU

【工程师分享】 Versal AIE 上手尝鲜 -- Standalone例程

如果是VCK190 ES单板，需要在Lounge里申请"Versal Tools Early Eacess"; "Versal Tools PDI Early Eacess"的License，并在Vivado里使能ES器件。在Vivado/2020.2/scripts/init.tcl的文件里，添加“enable_beta_device xcvc*”，可以自动使能ES器件。

2021-08-10 | Versal-AIE, VCK190