技术 | FPGA 开发圈

Vivado 时序收敛技巧之总体脉冲宽度时序裕量违例 (TPWS) 第 1 部分

有多种类型的时序违例可归类为脉冲宽度违例：最大偏差违例；最小周期违例；最大周期违例；低脉冲宽度违例；高脉冲宽度违例。

2019-12-09 | Vivado

FPGA复位的正确打开方式

回想一下平时我们常用的复位方式：1.首先，上电后肯定是要复位一下，不然仿真时会出现没有初值的情况；2.最好有个复位的按键，在调试时按一下复位键就可以全局复位了；3.也许是同步复位，也许是异步复位，不同的工程师可能有不同的方案。

2019-12-06 | FPGA

FPGA设计中常见的30个基本概念详细

同步时序逻辑电路的特点：电路中所有的触发器都是与同一个时钟或者该时钟的衍生时钟驱动，而且当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入有无变化，寄存器状态都是稳定的。

2019-12-04 | FPGA设计

Python骚操作：动态定义函数

在 Python 中，没有可以在运行时简化函数定义的语法糖。然而，这并不意味着它就不可能，或者是难以实现。

2019-12-03 | python

10G以太网光口与Aurora接口回环实验

10G以太网光口与高速串行接口的使用越来越普遍，本文拟通过一个简单的回环实验，来说明在常见的接口调试中需要注意的事项。各种Xilinx FPGA接口学习的秘诀：Example Design。欢迎探讨。

2019-12-03 | 以太网, Aurora

Vivado约束技巧——XDC时钟约束

XDC 是 Xilinx Design Constraints 的简写，但其基础语法来源于业界统一的约束规范SDC。XDC 在本质上就是 Tcl 语言，但其仅支持基本的 Tcl 语法如变量、列表和运算符等等，对其它复杂的循环以及文件 I/O 等语法可以通过在 Vivado 中 source 一个 Tcl 文件的方式来补充。

2019-12-03 | Vivado, 时钟约束

PYNQ 经典项目分享之 - Hello World

此项目解释了如何在FPGA上使用resizer IP来调整图像的大小。其中对比了两种图像大小调整的解决方案的运算速度，其中之一为使用Python Image Library通过软件算法实现图像大小调整，另一种使用Xilinx xfopencv library实现了在FPGA上硬件加速的图像大小调整。

2019-12-02 | PYNQ

SystemVerilog 中的联合 (union)

在 SystemVerilog 中，联合只是信号，可通过不同名称和纵横比来加以引用。其工作方式为通过 typedef 来声明联合，并提供不同标识符用于引用此联合。这些标识符称为“字段”。

2019-11-28 | Verilog, Vivado

【干货分享】Verilog中阻塞和非阻塞赋值金规

对于VerilogHDL语言中，经常在always模块中，面临两种赋值方式：阻塞赋值和非阻塞赋值。对于初学者，往往非常迷惑这两种赋值方式的用法，本章节主要介绍这两种文章的用法。其实，有时候概念稍微不清楚，Bug就会找到我们，本文扫清阻塞赋值和非阻塞赋值所有的障碍。

2019-11-28 | Verilog

关于verilog中的signed类型

在数字电路中，出于应用的需要，我们可以使用无符号数，即包括0及整数的集合；也可以使用有符号数，即包括0和正负数的集合。在更加复杂的系统中，也许这两种类型的数，我们都会用到。

2019-11-27 | Verilog

Xilinx-7Series-FPGA高速收发器使用学习—RX接收端介绍

上一篇博文介绍了GTX的发送端，这一篇将介绍GTX的RX接收端，GTX RX接收端的结构和TX发送端类似，数据流方向相反，不过和发送端也有一些区别.....

2019-11-27 | 7系列FPGA, 高速收发器

SGMII接口前导码小于7个字节55的情况

在使用Xilinx FPGA芯片中SGMII IP核进行千兆以太网调试时，经常会遇到以太网接口收到的前导码长度不足7个字节55的情况，但这种情况确实正常现象。这就要求在设计代码处理前导码时不能将55的个数作为判据，而是只要有55转换为D5，就应该认为前导码接收成功了。

2019-11-27 | SGMII, Xilinx FPGA

基于FPGA的多级CIC滤波器实现四倍插值

在《基于FPGA的多级CIC滤波器实现四倍抽取一》和《基于FPGA的多级CIC滤波器实现四倍抽取二》中我们先来了解滑动平均滤波器、微分器、积分器以及梳状滤波器原理以及它们的幅频响应。此篇我们将用verilog实现基于FPGA的多级CIC滤波器实现四倍插值。

2019-11-26 | FPGA, CIC滤波器

如何在 Vivado 2019.1 中将 VCU118 开发板的 HDMI 示例设计移植到 VCU128 开发板

许多视频 IP 核都附带有示例设计。这些设计用于 IP 演示，并提供示例以供您在自己的设计中使用 IP 核时作为参考。赛灵思 HDMI IP 核分为两种：源端 (Source) IP 核 (HDMI 1.4/2.0 TX Subsystem) 和 Sink IP 核 (HDMI 1.4/2.0 RX Subsystem)。

2019-11-26 | Vivado, HDMI, VCU128