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说到FPGA时序约束的流程，不同的公司可能有些不一样。反正条条大路通罗马，找到一种适合自己的就行了。从系统上来看，同步时序约束可以分为系统同步与源同步两大类。简单点来说，系统同步是指FPGA与外部器件共用外部时钟；源同步（SDR，DDR）即时钟与数据一起从上游器件发送过来的情况。

PCIe发起的对Endpoint的访问应在Endpoint申请的BAR空间内，Endpoint申请BAR空间时申明了地址空间的大小，而Root Complex则根据实际情况决定从某个地址开始分配一段地址空间给Endpoint。

PL和PS的接口类型总共有两种——功能接口：AXI、EMIO、中断、DMA流控制、时钟调试接口；配置接口：PCAP、SEU、配置状态信号和Program/Done/Init信号。

一般基于FPGA的网络加速设计都会强调模型被压缩了多少以及FPGA上可以跑得多快，却很少集中于去改善精度。

所谓普通时序系统（共同时钟系统）就是指驱动端和接收端的同步时钟信号都是由一个系统时钟发生器提供。

硬件描述语言（verilog，systemVerilog，VHDL等）不同于软件语言（C，C++等）的一点就是，代码对应于硬件实现，不同的代码风格影响硬件的实现效果。好的代码风格能让硬件“跑得更快”，而一个坏的代码风格则给后续时序收敛造成很大负担。