博客 | FPGA 开发圈

从底层结构开始学习FPGA----存储单元之触发器、寄存器与锁存器

在数字电路中存储单元有两种，一种是触发器，一种是锁存器。它们两者最大的区别是：前者通过时钟沿到来改变存储的输出状态，后者是通过电平变换来改变存储的输出状态。

2022-06-17 | FPGA, 触发器, 锁存器

Xilinx ChipScope 的使用 ICON/ILA/VIO

FPGA与STM32等嵌入式开发最大的一个优点就是，可以在时序仿真阶段验证超过90%的功能，发现90%的问题

2022-06-16 | ChipScope

从底层结构开始学习FPGA----MUX多路选择器（Multiplexer）

多路选择器MUX是一个多输入、单输出的组合逻辑电路，一个n输入的多路选择器就是一个n路的数字开关，可以根据通道选择控制信号的不同

2022-06-15 | FPGA, MUX, FPGA底层结构

基于FPGA的DDS设计方案

随着电子技术的不断发展，传统的频率合成技术逐渐不能满足人们对于频率转换速度、频率分辨率等方面的追求，直接数字频率合成技术应运而生。

2022-06-15 | FPGA, DDS

FPGA Xilinx 高速串行收发器横向比较

长时间没有做高速相关的FPGA单板开发，一直停留在GTX和GTP的时代，是时候梳理一下，从Xilinx的7系列到目前的ultrascale系列

2022-06-15 | 高速串行收发器, SerDes

Xilinx SelectIO IP使用说明(一)

本文主要针对Xilinx SelectIO IP的GUI（图形用户界面），对每个参数进行详细解释，理解其中的内涵，快速完成驱动设计。

2022-06-14 | SelectIO, ADC/DAC, FPGA

Xilinx的智能门控时钟技术你了解吗？

时钟门控是一种很好理解的功率优化技术，用于ASIC和FPGA设计，以消除不必要的开关行为。这种方法通常需要设计者在他们的RTL代码中添加少量的逻辑来禁用或取消不必要的活动时序单元--例如寄存器

2022-06-14 | 门控时钟

从底层结构开始学习FPGA----LUT查找表

记得刚接触FPGA的时候，总能看见类似这样的一句话----FPGA是基于查找表LUT的可编程逻辑器件。FPGA常常被人比作“数字积木”，就是因为底层资源的丰富和灵活，要做任何“玩具”

2022-06-13 | FPGA, 查找表

读取Xilinx FPGA芯片的唯一ID号DNA

用过单片机的朋友都知道，单片机芯片内部都有一串序列号，比如STM32，称之为Unique device ID，是一个96Bit的只读数据。和单片机一样，FPGA芯片内部同样也有ID

2022-06-13 | DNA, FPGA芯片

从底层结构开始学习FPGA----Xilinx 7 系列 FPGA 的逻辑优势

这篇文章主要是通过介绍7系列与之前产品的对比，来展示7系列产品的基本逻辑单元的优点。

2022-06-10 | 7系列FPGA, WP405

VDMA调试总结

本文介绍了VDMA调试常用方法和一些需要注意的问题。

2022-06-10 | VDMA

Xilinx FPGA DDR3设计（二）时钟介绍

本文介绍Xilinx FPGA外接DDR3时钟相关参数及配置。

2022-06-10 | FPGA, DDR3

DDR3控制器（MIG）各个时钟的含义

本文介绍DDR3控制器（MIG）各个时钟的含义

2022-06-08 | DDR3

起飞！通过无线WIFI下载调试FPGA

远程调试在整机调试时是很有必要和方便的，今天带给大家一个通过无线wifi下载调试fpga的一种方法

2022-06-08 | FPGA

Xilinx FPGA DDR3设计（一）DDR3基础扫盲

本文我们介绍下DDR3的基础知识，涉及DDR3管脚信号、容量计算、重要参数介绍内容

2022-06-07 | DDR3, FPGA

每日头条

利用成本优化型 FPGA 和自适应 SoC 释放创新潜能

本电子书主要侧重于为读者介绍成本优化型 FPGA 和自适应 SoC 技术，说明这些技术如何在不降低性能或效率的前提下，为硬件设计提供软件编程能力带来的灵活性优势。

CPM5 QDMA 的 Versal Tandem PCIe启动流程介绍

本文将从硬件设计和驱动使用两个方面介绍基于CPM5 QDMA 的 Versal Tandem设计和启动流程。

Vivado Design Suite 用户指南: 设计分析与收敛技巧

本文档涵盖了如何驱动 AMD Vivado™ Design Suite 来分析和改善您的设计

AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计 CED 示例

本文可让开发者们看懂 AMD Vivado™ Design Tool 2023.2 中的“AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计”CED 示例。

AMD 以太网设计示例

AMD 提供了支持不同速度的多种以太网 IP。此外，还提供了设计示例供用户用作参考。请参阅以下以太网设计示例列表。

基于VDMA的远程图像采集系统参考设计

本参考设计基于ZYNQ开发板，使用VDMA做原始图像采集系统，在petalinux下做服务器，通过Socket发送图像至Windows或者Linux上位机。

劳特巴赫利用 Zynq 突破嵌入式系统设计极限

劳特巴赫的 PowerDebug 模块设计选用了 AMD Zynq™ UltraScale+™ MPSoC。该器件以优化的异构处理引擎组合形式提供了出色的处理、I/O 和内存带宽

在 Windows 10 上创建并运行 AMD Vitis™ 视觉库示例

本篇文章将演示创建一个使用 AMD Vitis™ 视觉库的 Vitis HLS 组件的全过程。此处使用的是 Vitis Unified IDE。