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MIPI CSI-2 Receiver Subsystem应用总结
在进行MIPI摄像头开发时，经常用到Xilinx的MIPI CSI-2 Receiver Subsystem IP，下面对该IP使用方法进行简单介绍。
2022-04-27 |
MIPI
Vivado report_clock_interaction结果中不同颜色代表的含义
report_clock_interaction矩形框内的不同颜色表征了不同时钟域之间的路径所呈现的约束状态而非Slack（时序裕量）的恶化程度
2022-04-26 |
Vivado
PetaLinux 工程的离线编译
PetaLinux基于Yocto，编译Linux内核、文件系统等，非常庞大，需要的软件很多。如果从网络下载，可能消耗比较长的时间。本文基于Xilinx PetaLinux 2020.2.
2022-04-22 |
Petalinux
,
编译
状态机FSM的输出如何避免毛刺?
本文主要讲述了如何避免FSM输出毛刺。
2022-04-22 |
状态机
,
毛刺
一天上手Aurora 8B/10B IP核（4）----从Streaming接口的官方例程学起
Xilinx的技术生态做的非常好，基本上所有常用的IP核都有官方例程供开发者学习，咱不用白不用，今儿咱就一起白嫖他一手----从官方例程开始学习如何具体使用这个IP核。
2022-04-20 |
Aurora
FPGA芯片快速选型的「4」个方面
阅读本文将有助于你的FPGA选型和设计过程，并且有助于你规避许多难题。
2022-04-19 |
FPGA芯片
一天上手Aurora 8B/10B IP核（3）----时钟、复位与状态指示
IP是什么？简单来讲，IP就是Xilinx或者第三方开发者把自己的逻辑模块封装成一个黑盒子，然后拿出来给别人用。那什么又是黑盒子？
2022-04-19 |
Aurora
AXI总线工作流程
在zynq开发过程中，AXI总线经常遇到，每次看到AXI总线相关的信号时都一头雾水，仔细研究一下，将信号分分类，发现其实也不难。
2022-04-18 |
AXI总线
FPGA时钟篇(三) MRCC和SRCC的区别
我们前面的两篇文章讲了7系列的时钟结构和clock region内部具体组成，这篇文章我们来讨论下MRCC和SRCC的区别。
2022-04-18 |
7系列FPGA
,
时钟
硬件加速 3D 实时感知 (HARP-3D)项目分享
使用在 ULTRA96V2 上运行的深度神经网络在 LiDAR 点云中进行 3D 对象检测的端到端演示。
2022-04-15 |
Ultra96-V2
,
硬件加速
Vivado Xilinx IOB = true的使用
Xilinx FPGA的资源一般指IOB,CLB,BRAM,DCM,DSP五种资源。其中IOB就是input/output block，完成不同电气特性下对输入输出信号的的驱动和匹配要求。
2022-04-14 |
IOB
,
FPGA资源
机器学习三个时代的计算趋势
基于这些观察，机器学习的计算历史被划分为三个时代——前深度学习时代、深度学习时代和大规模时代。本文总结了用于训练高级机器学习系统快速增长的计算需求。
2022-04-13 |
机器学习
什么样的电脑配置跑Vivado FPGA综合最快？
本人业余搞FPGA开发的同时，还喜欢研究生产力工具，包括硬件和软件的，电脑就是重中之重，恰好今年手中有个还算比较大FPGA工程，综合一次相当费时，索性把以前记录的
2022-04-12 |
Vivado
,
电脑配置
VDMA设计
本文对VDMA模块功能、性能、寄存器和软件编程方法进行简要介绍。
2022-04-11 |
VDMA
FPGA时钟篇(二) 7系列clock region详解
上一篇文章我们讲到7系列FPGA的时钟结构，这篇文章我们来看下clock region内部都有哪些东西？
2022-04-07 |
7系列FPGA
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