FPGA 开发圈 | FPGA 社区

【下载】Vivado设计套件用户指南：创建和打包自定义 IP (v2020.2)

本文描述了在 Vivado® Design Suite 中创建、打包和重用自定义 IP 的过程。详细介绍了如何使用创建和包装 IP 向导来包装自定义 IP，包括 IP 集成器中开发的 IP 和高级 IP 包装选项。

2021-01-26 | Vivado, IP, UG1118

【视频】高层次综合：从 C 语言到硬件创建

本视频将介绍Vitis HLS产品以及支持从基于C语言开始对FPGA进行编程的底层技术。

2021-01-26 | 高层次综合, C语言

【ZYNQ Ultrascale+ MPSOC FPGA教程】第二十二章 PS端I2C的使用

PS端I2C的使用

2021-01-26 | FPGA教程, ALINX

开发者分享 | PS IIC 和 AXI IIC 调试技巧

“IIC 协议与编程序列” 一文，我们为内部集成电路 (IIC) 协议的初学者们提供了有关该协议基础知识和编程序列的详细解释。在本篇博文中，我们将探讨有关 AXI IIC 和 PS IIC 的自调试技巧。

2021-01-25 | IIC协议

TVM学习（六）细读前端

用了几章的篇幅写了一些粗读TVM代码的收获，虽然读了一点皮毛，但是还是掌握了TVM的基本架构和代码组成，算是给以后的精读打下了一点基础吧。从这章开始再从头捋一遍TVM代码，顺序是frontend-build-optimize-lower-target

2021-01-25 | TVM

【视频】Versal 的 AI 引擎开发简介

Versal 的 AI 引擎开发简介

2021-01-25 | Versal, AI引擎

Vivado中增量编译与设计锁定

所谓增量实现，更严格地讲是增量布局和增量布线。它是在设计改动较小的情形下参考原始设计的布局、布线结果，将其中未改动的模块、引脚和网线等直接复用，而对发生改变的部分重新布局、布线。这样做的好处是显而易见的，即节省运行时间，能提高再次布局、布线结果的可预测性，并有助于时序收敛。

2021-01-25 | Vivado, 增量编译

【下载】用于 PCI Express v2.1 的 Versal ACAP CPM 模式产品指南 (v2.1)

本指南描述了配置为 PCI Express® 功能模式的 CPM 模块。

2021-01-22 | PG346, PCI Express v2.1, Versal ACAP

【ZYNQ Ultrascale+ MPSOC FPGA教程】第二十一章 PS端UART读写控制

在前面的实验中，大家或多或少会发现有打印信息的情况，主要是调用”xil_printf”或”printf”，但是通过什么打印信息呢？我们还记得打印信息之前设置了串口，是的，确实是串口，但这些函数是如何调用串口呢？其实我们可以在”xil_printf”函数定义中看到，注意outbyte函数就是调用UART打印的

2021-01-22 | FPGA教程, ALINX

EV 马达控制系统演示

SiC（碳化硅）具有减轻重量和驱动 EV 马达的功能，因此在电动汽车 (EV) 马达的发展中对碳化硅的需求越来越大。安森美的通用控制器板 (UCB) 解决方案包含灵活应变的 Zynq®-7000 SoC，可确保决定性的快速控制环路能够充分利用 SiC 的高开关频率。在自适应 Zynq-7000 SoC 的专用可编程逻辑中，可实现对高速马达的精确控制，展现高性能和高效率。

2021-01-22 | 马达控制, Zynq-7000

选择合适的工具——轻松玩转AI

启动人工智能应用从来没有像现在这样容易！受益于像Xilinx Zynq UltraScale+ MPSoC 这样的FPGA，AI现在也可以离线使用或在边缘部署、使用。瑞苏盈科核心板模块结合Vitis AI开发工具给用户提供了便利工具，可用于开发和部署用于实时推理的机器学习应用

2021-01-22 | AI, Enclustra, Vitis-AI

【下载】Zynq-7000 SoC的安全启动应用说明(v2.2)

本文描述了如何使用Quad SPI和SD模式安全地启动Zynq®-7000 SoC，包括最佳使用RSA认证和AES加密。

2021-01-21 | Zynq-7000, XAPP1175

Xilinx_A7_K7_V7系列Cadence符号库及PCB库

Xilinx_A7_K7_V7系列Cadence符号库及PCB库，包含的型号有XC7A100T-1FGG484I；XC7A200T-1FBG676I；XC7K325T-2FFG900I；XC7K410T-2FFG900I；XC7VX690T-2FFG1927I。原理图符号按照BANK建立，很规范。

2021-01-21 | PCB库, Cadence符号

【ZYNQ Ultrascale+ MPSOC FPGA教程】第二十章 PS端RTC中断实验

实时时钟（rtc）单元为系统和应用软件提供精确的时间基准。为了满足高精度的需要，实时时钟还包括校准电路，以补偿温度和电压波动。RTC 由 VCC-PSAUX 或 VCC-PSBATT 电源供电。当辅助电源可用时，RTC 使用它保持计数器活动。当辅助电源不可用时，RTC 自动切换到 VCC PSBATT 电源。

2021-01-21 | FPGA教程, RTC中断, ALINX