每日头条

创建 Vitis 加速平台第 3 部分:在 Vitis 中封装加速平台

这是《创建 Vitis 加速平台》系列的第 3 篇博文。在前文中,我们讲解了如何创建硬件和软件工程。在本文中,我们将讲解如何在 Vitis™ 中将所有这些工程封装在一起。

智能 OCR 解决方案使用 Xilinx Ultrascale+ 和 Vitis AI 进行开发

文本是人类最具智慧、最有影响力的创造之一。文本中所蕴含的丰富、精确的高级语义可以帮助我们理解周遭世界,并用于构建可部署在真实环境中的自主运行解决方案。因此,自然环境下的自动文本读取,也称为场景文本检测/识别或 Photo OCR,已成为计算机视觉领域中关注度和重要性日益提高的研究课题。

牛!Spartan 系列器件销量破 10 亿!

近日,赛灵思公司再度取得一项里程碑式成就——Spartan 系列器件销量突破 10 亿!这是赛灵思其他产品组合都尚未企及的重要里程碑。作为赛灵思成本优化型产品系列中的旗舰款,Spartan 系列器件始终备受业界青睐,每一代产品都能为工业、消费和汽车应用带来全新的前沿功能,包括任意连接、传感器融合以及嵌入式视觉。

【干货分享】用ECO脚本的方式在网表中插入LUT1

有时我们需要在设计网表的基础上微调一下逻辑,这样可以无需修改代码,也无需重新做综合,在设计调试中可以节省时间同时维持其他逻辑无任何改动。这里带大家一起体验一下Vivado 的ECO流程,以vivado自带的Example Design为例, 直接用TCL命令修改网表,在正常的寄存器路径之间加一级LUT。

Xilinx实验室为何为开源而重构 FINN?

您听说过 FINN 吗?没有?这个答案并不令人惊讶,因为这是一个用于探索基于 FPGA 的深层神经网络推断的实验框架的全新再实现,而且它现在仍是赛灵思研究实验室 的测试版。然而, 虽然还是测试版,它已经发布了 v0.4b(测试版),并且自从在 GitHub 上开源以来,受到了广泛关注。

传统与创新设计的区别有多大?看了它你就知道了!

赛灵思可编程器件含有数百万个逻辑单元 (LC),并且集成的现代复杂电子系统也与日俱增。本高效设计方法指南提供了一整套最佳做法,旨在于较短的设计周期内完成此类复杂系统的创建。

【工程师分享】MPSoC R5引导4个A53和两个R5的应用程序的例子

有工程师反馈R5引导A53和R5的应用程序后,A53和R5的应用程序没有正确执行。因此做了一个MPSoC R5引导4个A53和两个R5的应用程序的例子。

创建 Vitis 加速平台第 2 部分:在 PetaLinux 中为加速平台创建软件工程

这是《创建 Vitis 加速平台》系列的第 2 篇博文。在前文中,我们讲解了如何创建硬件以及如何通过 XSA 将元数据 (metadata) 传递给 Vitis™。在本文中,我们将讲解如何使用此 XSA 以及如何创建在目标平台上实现设计加速所需的软件镜像。

FPGA穷途末路了吗?评AMD 300亿美元溢价收购赛灵思,这会毁了Xilinx!

上周五,一个爆炸性消息传遍业界:AMD将以300亿美元价格收购FPGA龙头老大Xilinx!媒体们争相转载这个消息收割眼球。赛灵思的股票也应声涨起来,从100美元左右冲到120美元,市值向300亿美元看起。

Vivado Design Suite 用户指南:设计分析与收敛技巧 (中文版) (v2019.2)

本手册详细介绍 Vivado工具的功能特色,包括 FPGA 设计的逻辑和时序分析以及工具生成的报告和消息。探讨达成时序收敛的方法,包括审查时钟树和时序约束、设计布局规划以及实现运行时间与设计结果的平衡。