每日头条

开发者分享 | Vitis HLS 中的 AXI4-Lite 简介-上

您是否想创建自己带有 AXI4-Lite 接口的 IP 却感觉无从着手?本文将为您讲解有关如何在 Vitis HLS 中使用 C 语言代码创建 AXI4-Lite 接口的基础知识。

CPU、GPU 触顶,ACAP 如何突破 5G 基础设施性能瓶颈?

AI 无处不在、随时在线和以数据为中心的时代,正催升对更高带宽的需求,而这已经超出了当今技术和产品尺寸的能力范畴,世界需要一种当前 CPU 和 GPU 技术所无法企及的更高效、更普及、普适的计算,自适应计算应运而生。

开发者分享 | 如何开启FPGA中的最基本的SEU检错纠错功能

由于高能粒子的撞击,器件的存储单元内容有可能受到干扰,甚至出现翻转。这种单个存储单元的翻转现象(原有内容为0的变成1;或者原有为1的变成了0)就称为SEU (Single Event Upset)。下面我们就基于KCU116开发板,介绍一下如何在设计中加入一个最基本功能的SEM IP,从而开启芯片的SEU检测功能。

创建 Vitis 加速平台第 1 部分:如何在 Vivado 中为加速平台创建硬件工程

在本文中,我们将讲解如何在 Vivado® Design Suite 中完成平台准备工作,以便将其用作为 Vitis 中的加速平台。

开发者分享 | Versal ACAP AI 引擎入门

Versal 自适应计算加速平台 (ACAP) 是基于 TSMC 7nm FinFET 工艺技术构建的最新一代赛灵思器件。它利用高带宽片上网络 (NoC) 将代表处理器系统 (PS) 的标量引擎、代表可编程逻辑 (PL) 的自适应引擎与智能引擎有机结合在一起。本文将着重介绍智能引擎中所包含的 AI 引擎。

开发者分享 | Vitis AI - 如何利用张量提升内存使用效率

在数据处理中,对原始数据进行重塑或重新排序并创建多个副本是很常见的行为。无论执行任何新步骤,都会创建新副本。随着程序的增大,占用的内存也会增大,我几乎从未考虑过这个问题,直到遇到了“内存不足”错误。

实现“三重视觉” — 面向安全驾驶的激光雷达技术

随着自动紧急制动( AEB )和驾驶员监测系统等高级驾驶员辅助系统( ADAS )功能的推出,汽车正变得越来越安全。得益于上述各项功能的日臻完善,自动驾驶也变得更加可靠与值得期待。例如,在发展之初,AEB 只能观察到前方的汽车。但是现在,它已经可以检测到行人、穿梭的车流、骑行者以及道路上的其他物体。

Xilinx 助力斯巴鲁实现新一代 EyeSight 系统

赛灵思今天宣布,赛灵思技术正用于支持最新版斯巴鲁视觉型高级驾驶辅助系统(ADAS)EyeSight。集成在全新斯巴鲁 Levorg 车型的新版 EyeSight 系统,将为其提供包括自适应巡航控制、行车道保持辅助和预碰撞制动等先进特性,将一流的安全技术交付至消费者手中。

通过使用基于PDN共振峰的最坏情况数据模式来分析电源完整性对 FPGA DDR4 存储器接口中的信号完整性的影响

在基于供电网络 (PDN) 的共振峰创建的布局前、布局后和系统验证数据模式中分析电源完整性对 FPGA DDR4存储器接口中的信号完整性的影响。使用 FPGA 配置的矢量网络分析仪 (VNA) 测量 PDN 阻抗曲线。创建多个测试数据模式,以便将电源的电流频谱分量与 PDN 共振峰叠加在一起,并演练传输线多次反射累积效应

BBRAM和eFUSE的内部编程应用笔记

本文提供一个示例,演示如何在UltraScale™和UltraScale +™FPGA中对BBRAM和eFUSE进行内部编程。