FPGA 开发圈 | FPGA 社区

【下载】Vitis 统一软件平台文档——应用程序加速开发

Vitis™统一软件平台是一种新工具，可将Xilinx®软件开发的所有方面组合到一个统一环境中。

2019-10-23 | Vitis 软件平台, Vitis

学会Zynq（29）SPI协议的理解与初步使用

之前介绍了Zynq中的SPI控制器。本文再系统总结下对SPI协议的理解，加强对其认识。最后再说明Zynq中如果配置和使用SPI控制器。

2019-10-22 | Zynq

xilinx7系列FPGA之IO_FIFO篇简介

之前介绍了 SelectIO 逻辑资源，本篇咱们就聊一聊与SelectIO 逻辑资源水乳交融、相得益彰的另一个概念——IO_FIFO。

2019-10-22 |

Python进阶：全面解读高级特性之切片！

切片系列文章连续写了三篇，本文是对它们做的汇总。为什么要把序列文章合并呢？在此说明一下，本文绝不是简单地将它们做了合并，主要是修正了一些严重的错误，还对行文结构与章节衔接做了大量改动，如此一来，本文结构的完整性与内容的质量都得到了很好的保证。

2019-10-22 | python

高光时刻：Xilinx 自适应计算平台和 Vitis 登上世界互联网领奖台

2019 年 10 月 20 日，以“智能互联，开放合作——携手共建网络空间命运共同体”为主题第六届世界互联网大会在浙江乌镇开幕，作为自适应和智能计算的全球领导企业，赛灵思自适应异构计算平台Versal ACAP 以其强大的技术领先性和行业价值，从全球数百家提名企业中脱颖而出，荣膺2019“世界互联网领先科技成果”。

2019-10-22 | Xilinx, Vitis

如何在云端、网络和边缘部署高效的人工智能深度学习推断

深度学习 AI 应用是解锁生产力新时代的关键，人类的创造力能够通过机器得到提高与增强。我们致力于将大量培训数据和海量数学运算用于全面训练每个神经网络。训练可使用大规模批处理功能离线进行，历时数天。经过训练的网络要投入部署，那就面临严格得多的时限要求。

2019-10-21 | 人工智能, 深度学习, 云端

几种触发器的Verliog语言描述

几种触发器的Verliog语言描述：D触发器；RS触发器；JK触发器；T 触发器。

2019-10-21 | Verliog

Vivado下IBERT使用指南

选择IP，选择FPGA版本，protocol数量（所有通道用一个速率的话一般只选择1个 protocol），速率，参考时钟频率，通道数量和Quad PLL（大于6G的速率时必须选择）

2019-10-21 | Vivado

擦除已经固化在FPGA中的程序

在使用Vivado 的SDK进行在线调试时，需要将FPGA的bit文件烧写到FPGA中，但是在使用SDK烧写程序之前必须将已经固化在FPGA的程序给擦除掉。下面就是擦除的方法。

2019-10-21 | FPGA

SPI总线verilog hdl实现

SPI总线传输只需要4根线就能完成——SCK(Serial Clock)：SCK是串行时钟线，作用是Master向Slave传输时钟信号，控制数据交换的时机和速率；MOSI(Master Out Slave in)：在SPI Master上也被称为Tx-channel，作用是SPI主机给SPI从机发送数据......

2019-10-18 | Verilog

【下载】UltraFast 设计方法时序收敛快捷参考指南

根据《UltraFAST 设计方法指南（适用于 Vivado Design Suite）》中的建议，本快捷参考指南提供了以下简化的分步骤快速收敛时序流程：初始设计检查；时序基线；时序违规解决。

2019-10-18 | UltraFAST, 时序

xilinx 7系列FPGA配置篇简介

今天咱们聊聊xilinx7系列FPGA配置的相关内容。总所周知FPGA上电后，其工作的逻辑代码需要从外部写入FPGA，FPGA掉电后其逻辑代码就丢失，因此FPGA可以被无限次的配置不同的逻辑代码，但FPGA需要配备外部的非易失存储器来存储其逻辑代码或者通过单片机、DSP或者其它控制器来实现FPGA上电后的逻辑代码载入。

2019-10-18 | 7系列FGPA